在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。 请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。 程序的接口信号图如下： 使用Verilog HDL实现以上功能并编写testbench验证。

输入描述:

clk：系统时钟rst_n：异步复位信号，低电平有效a,b：4bit位宽的无符号数

输出描述:

c,d：8bit位宽的无符号数