在数字芯片设计中，通常把完成特定功能且相对独立的代码编写成子模块，在需要的时候再在主模块中例化使用，以提高代码的可复用性和设计的层次性，方便后续的修改。 请编写一个子模块，将输入两个8bit位宽的变量data_a,data_b，并输出data_a,data_b之中较小的数。并在主模块中例化，实现输出三个8bit输入信号的最小值的功能。 子模块的信号接口图如下： 主模块的信号接口图如下： 使用Verilog HDL实现以上功能并编写testbench验证。

输入描述:

clk：系统时钟rst_n：异步复位信号，低电平有效a,b,c：8bit位宽的无符号数

输出描述:

d：8bit位宽的无符号数，表示a,b,c中的最小值