`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg[4:0] state,next_state; parameter IDLE=5'B00001, S1=5'B00010, S10=5'B00100, S101=5'B01000, S1011=5'B10000; always@(posedge clk or negedge rst) ...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [5:0] state,next_state; parameter IDLE=6'B000_001, S1=6'B000_010, S10=6'B000_100, S101=6'B001_000, S1011=6'B010_000, S10111=6'B100_000; always...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0]cnt; always@(posedge clk_in or negedge rst) if(!rst) cnt<=0; else if(cnt==6) cnt<=0; else cnt<=cnt+1; reg clk1; reg c...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a1; always@(posedge clk or negedge rst_n) if(!rst_n) a1<=0; else a1<=a; always@(posedge clk or negedge rst_n) if(!rst_n) begin rise<=0;do...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = change(a); assign d = change(b); function [3:0] change; input [3:0] data; begin change = {data[0],data[1],data[2],data[3]}; end endfunction endmodule

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] temp1; wire [7:0] temp2; sub_mod u1(clk,rst_n,a,b,temp1); sub_mod u2(clk,rst_n,a,c,temp2); sub_mod u3(clk,rst_n,temp1,temp2,d); endmodule module sub_mod( inp...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); generate genvar i; for(i=0;i<8;i=i+1) begin:gen assign data_out[i]=data_in[7-i]; end endgenerate endmodule 要素：generate-endgenarategenvar i；可在内或者外begin：xxxname 循...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) if(!rst_n) c<=9'd0; else case(select) 0: c<=a; 1: c<=b; 2: c<=a+b; 3: c<=a-b; default:c&lt...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0]temp; always@(posedge clk or negedge rst) if(!rst) begin out<=5'd0; validout<=1'b0;end else case(sel) 2'd0: be...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [4:0] state,next_state; reg [7:0] temp; parameter IDLE = 5'b00001, S1 = 5'b00010, S3 = 5'b00100, S7 = 5'b01000, ...