岗位：数字IC设计方向进度：hc已释放我秋招的第一场面试就是蔚来给的，经验不足的我感觉已经是一场压力面了（其实不是，面试官还是很和蔼的）投递第二天收到测评技术一面：8.7至今还记得人生中遇到的第一个面试题前端这么多环节，你选一个你最熟悉的介绍一下吧（我：怎么和预想的不太一样，纯临场乱发挥了。。）选了验证之后就开始聊验证的整个流程（测试点分解，case撰写，测试执行，bug分析，覆盖率分析）覆盖率如何分析和判断后仿出现报错怎么解决追问后仿的意义是什么后仿如何选择case后仿的流程项目的讲解某IP的各项配置对于PPA的影响，尤其是深挖了为什么会对PPA有这样的影响AHB传输协议CDC技术，DMUX...

岗位：数字IC设计类目前进度：offer把上篇的坑给填上了，秋招结束！一面技术面：8.27和蔼的面试官实际上步步紧逼——以下这些都是围绕着你的项目/技术逐渐展开的，仅供参考1. 负责的IP的接口包含哪些，都是什么类型有效（脉冲/电平）2. 进入低功耗的CPU指令及其全称（WFI/WFE）3. 低功耗模式都有哪些？系统上下电的状态机是怎么跳转的（我说我没了解太多IP内部的东西，面试官就让我思考一下，我汗流浃背）4. 负责IP中的CDC技术和CDC约束（set max delay在异步中实际上无法进行约束！会被set clock group覆盖...）5. 后仿及其意义6. APB总线和AHB总线...

瑞晟oc了，真速度，二面完第二天就oc，开得在苏州还挺高，甚至还有奖学金这种东西😂

隔了50+天发二面😂没有通信背景只能等着被捞了更新一下面经这次是瑞昱的主管来面的，说是瑞晟招满了但是瑞昱缺人所以来池子里捞简历。但是办公地点还是在苏州，所以和瑞晟来面也没差。主要还是询问项目经历，确认你这个事情是不是真的做了，然后一些应用场景有哪些。比如：芯片的各个环节用的都是哪些工具。cdc的场景，是否有因为cdc挂过芯片，为什么要做cdc检查。简历上有perl，就问用perl做过什么。关注针对项目里存在的ppa tradeoff。整体氛围还是很不错的😂主管是做交换机和光纤的。 #牛客创作赏金赛#

base上海，岗位是我个人介绍相关方向，具体就不说了进度hr面投递：8.12一面技术面：8.27面试生涯中最难面试，每个细节都踩在了你之前可能未曾考虑的点上，恐怖如斯，据我身边同门面试反馈，地平线也是他们遇到过的最难技术面。只能说有面试还是尽可能面一下，对自己的面试收获很大。二面主管面：9.9如果后续有结果再更新详细面经吧。三面hr面：10.18（隔了将近40天，狠狠震撼了）不是谈薪面，是正常的hr面，询问一些个人信息和意向。得到的消息是目前还没有开始排序（真的好晚啊——）（最近IPO+可能是要先等TOP2开三方吧）。

岗：数字ic目前进度：正式offer除了迪✌🏻的唯一一个offer😭感谢老思。秋招期间在牛客看了很多面经贴，快成老家了，发个面经贴攒攒人品。笔试：8.23常见八股加一道智力题，原来貌似倒计时一个小时但是计时结束也不会强制提交，现在同门反馈是会强制提交了。一面：技术面 9.5 30min总体来说氛围比较轻松，结合项目询问低功耗处理方法和异步处理方法，让讲了个异步fifo，会询问代码量之类的。二面：部门主管面 9.21 30-40min探讨了我项目中所负责的模块的实际应用场景（可能相比起技术细节会更偏向于对IP应用的思考）我的项目多是数模结合的模块，因此也追问了数模结合项目对于个人求职中的优势。整体下来更多是在询问在项目中担任的角色和对自己项目模块高层次的掌握程度。反问问了面试官身份，工作内容和项目中的重难点三面：hr面10.11 45min（没想到是最久的）谈了下入职之后的培训，公司发展情况和业务情况，以及可能的薪资待遇，照常询问了一下现有的offer和等待的机会。反问环节确认了一下自己的排序情况。第二天oc，过几天收到了offer #牛客创作赏金赛# #我的OC时间线#

真的要吐血...严格来讲上升沿上升，下降沿下降的，半周期脉冲，用上升沿去踩就很不对劲。结果这里就是要用上升沿去踩...用下降沿去踩反而还不对... `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [2:0] cur,nxt; reg ...

感觉可以记录一下这题在实际运用场景所需要的valid/ready产生逻辑。作为valid方：产生数据后置起valid，等到对方ready拉起后释放。作为ready方：数据还在累加期间一直保持高电平，一次累加周期结束后，需要看下游方是否接收到数据。 `timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , ...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); // A=B xnor xnor1(_A0XN_B0,A[0],B[0]); xnor xnor2(_A1XN_B1,A[1],B[1]); xnor xnor3(_A2XN_B2,...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [7:0]d_tmp; reg [1:0]cnt; always @(posedge clk or negedge rst) begin if(~rst) begin cnt <= 0; input_grant <= 0; ...

踩了几个坑：if elseif 后面的else忘记写了...属实是不该原先match flag是在case逻辑里生成的，但是发现case逻辑需要在每个分支都写清楚flag的值才行，否则会报错。状态图如下，且每6个cycle如果没有检测到match=1，则状态机重置到IDLE `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg[2:0] cur_st; reg[2:0] nxt_st...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out = in >> sel; endmodule 没看到有用移位器来做的