題解裏面看了好幾個，都遺漏了方波和鋸齒波為0時轉三角波的情況，用以下仿真代碼跑會出現wave到31的情況 `timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [5:0] cnt; reg rev; reg [1:0] wave_reg; always @(posedge clk or negedge rst_n) begin ...

`timescale 1ns/1ns module sequence_detect ( input clk, input rst_n, input data, input data_valid, output reg match ); // 状态定义 parameter IDLE = 0, S1 = 1, S2 = 2, S3 = 3, MATCH = 4; reg [2:0] state_c; // 当前状态 reg [2:0] state_n; // 下一个状态 // 状态更新逻辑 alwa...

1、示意图显示结果需在本组数据传完的下一个周期立即得出，所以必须是组合逻辑，但题目给的reg型，故需使用always@(*)2、需要比较数据结果，故需新建变量check用于储存一组数据；同时需一个计数器记录周期；时钟同步；3、题目要求用状态机: A：将结果与状态绑定：因为结果需要在6次传输完成才能判断，而次态的判断需要在前一状态内确定，所以【结果态】和【读数态】不能直接相连，所以需要添加一个过渡态。 B：将结果与状态分离：那么只需要读数和判断两种状态就行。 `timescale 1ns/1ns module sequence_detect( input clk, input ...

稍作修改即可 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] check; reg [3:0] cnt; always @ (posedge clk or negedge rst_n) if (~rst_n) begin check <= 8'd0; end else begin check <= {check[6:0],a}; end always @ (posedge clk or ne...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] check; reg [3:0] cnt; always @ (posedge clk or negedge rst_n) if (~rst_n) begin check <= 8'd0; end else begin check <= {check[6:0],a}; end always @ (posedge clk or negedge r...

`timescale 1ns/1ns module data_driver( input clk_a, input rst_n, input data_ack, output reg [3:0]data, output reg data_req ); //1、对于发送端，data 输出需满足 data_req==1 ，且 data_req 需保持直到收到接收端回传的 data_ack，之后转低电平； //2、data 循环 0-7 ， 位宽为4， 需额外限制；变化时间点可选在收到回传 data_ack 时自加一 //3、接受到 data_ack 后需等待5个clk //4、发送端需...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg q1; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin q1 <= 1'b0; end else begin q1 <= data_in; end end always @(posedge clk or negedge rst_n) begin ...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg ar; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin ar <= 0; end else begin ar <=a; end end always @(posedge clk or negedge rst_n) begi...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] data_reg; always @(*) begin if (~rst_n) begin data_reg = 0; end else begin case(addr) 8'b0000_0000: data_reg =4'd0; 8'b0000_0001: data_reg =4'd2; 8'b0000_0010: data_...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); parameter A=0,B=1,Cx=2,D=3; reg [1:0] state_c,state_n; reg Y0; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin ...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg Q0,Q1; always @(posedge clk or negedge rst_n) if (~rst_n) Q0 <= 1'b0; else ...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) |...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...