`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg ...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); //I[i]=1 则Y=i //任意I[i]=1，GS=1 //EI=1时，输出有效 //EI=1 无输入时， EO有效 assign Y = EI? (I ...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*) begin Y_n[3] = I_n[7] & I_n[8]; Y_n[2] = ~I_n[8] | (I_n[8] & (I_n[6] & I_n[5] & I_n[4] & I_n[3])); Y_n[1] = ~I_n[8] | (I_n[8] & (I_n[6] ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire CO0,CO1,CO2; adder adder0 (A_in[0],B_in[0],C_1,S[0],CO0); adder adder1 (A_in[1],B_in[1],CO0,S[1],CO1); adde...

方法一：硬刚 `timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2= ((A[3]^B[3]) & A[3]) | ((A[3]~^B[3]) & (A[2]^B[2]) & A[2]...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); turn turn_a(a,c); turn turn_b(b,d); endmodule module turn( input [3:0] a, output [3:0] c ); genvar i; generate for (i = 0; i < 4; i = i + 1) begin: reverse assign c[i] = a[3-i]; end e...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] d1,d2; compare compare1(clk,rst_n,a,b,d1); compare compare2(clk,rst_n,a,c,d2); compare compare3(clk,rst_n,d1,d2,d); endmodule module compare ( input clk,r...

`timescale 1ns/1ns module gen_for_module ( input [7:0] data_in, output [7:0] data_out ); generate genvar i; for (i = 0; i < 8; i = i + 1) begin : gen_trans assign data_out[i] = data_in[7 - i]; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk or negedge rst_n) begin if (~rst_n) begin c <= 0; end else if (a>b) begin c <= a - b; e...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n) if (~rst_n) begin c <= 0; end else begin case(select) 0: c <= a; 1: c <...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] d_reg; always@(posedge clk or negedge rst) if (~rst) begin out <= 0; validout <=0; d_r...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [10:0] d_reg; always@(posedge clk or negedge rst) if (~rst) begin cnt <= 2'd0; end else begin cnt ...