跨时钟域传输，电路图如图所示： 完整代码： `timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg[3:0]data_in1; reg data_ena1,data_enb1,data_enb2; always@(pose...

仿真波形出来发现是计数器2个周期变一次，可以对时钟二分频得clk2。 一般这种转格雷码用在时钟域同步，将转换得到的格雷码打两拍进行同步。由于格雷码相邻两个状态只有1bit改变，这样能减少不同时钟域导致的亚稳态。 完整代码： `timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg[3:0] cnt; reg clk2; always@(posedge clk or negedge rst_n)begin ...

一、异步FIFO读写指针表示： 二进制的计数值跨时钟域出现亚稳态，二进制计数时所有位都可能同时变化。使用格雷码减少亚稳态。将格雷码同步到另一个时钟域用来空满判断检测。 格雷码特点： ◼ 相邻格雷码之间只有一位变化，其他位相同， 降低亚稳态出现的概率。 ◼ 格雷码是循环码， 0 和 2^n-1 之间只有一位不同。 当 FIFO 深度是 2 次幂时，可以满足用格雷码消除亚稳态。 二进制转格雷码代码： gray_raddr <= (raddr>>1) ^ raddr; gray_waddr <= (waddr>>1) ^ waddr; 二、读空、写...

根据boost类型确定每分钟/周期消费金额，注意充值所在分钟/周期是不消费的。 两个灯(red yellow)不能同时亮起，先判断红灯是否满足条件，再判断黄灯。 完整代码 `timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, outp...

定义部分积寄存器part_mul，大小和mul_out相同； reg [size*2-1:0] part_mul[size-1:0]; 根据乘数mul_b的第 j 位是否为1来决定部分积的值，若为1，其值等于被乘数左移 j 位，若为0，该部分积置零，用左移8位实现； part_mul[j] <= {4'd0, mul_a} << (mul_b[j]? j: 8); 完整代码： `timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input ...

本题的循环计数规律是：当最后一位是0是，右移补位是1，否则为0。 另一种方法是用状态机，比较适用于没规律的计数。 完整代码 `timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(negedge rst_n or posedge clk)begin if(~rst_n) Q <= 0; else ...

使用可综合变量integer和可综合循环for完成深度255ram的初始化； 完整代码 `timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg[3:0] ram[255:0]; integer i; always@(...

testbench在当前周期检测读数据输出，因此要采用电平触发或者连续赋值语句； 使用可综合变量integer和可综合循环for完成深度128ram的初始化； 完整代码 `timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg[3:0] ram [127:0...

题目的testbench要求输出都延后一个时钟，因此增加一个寄存器tmp来暂存计数。 根据mode来判断计数何时跳变；zero输出时刻在tmp为0的下一周期，因此用tmp==0来判断。 完整代码： `timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg[3:0] tmp; always@(negedge rst_n or posedge clk)begin i...

从题目的波形图可以看到，计数器输出number延迟一个时钟周期才输出，因此加一个中间计数器num。 完整代码 `timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg[3:0] num; always@(negedge rst_n or posedge clk)begin if(~rst_n) ...

两段过程块分别处理秒和分。 完整代码 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(negedge rst_n or posedge clk)begin if(~rst_n) second <= 0; else if(minute==60) second <= 0;...

二段式状态机，第一段always过程块描述初次态的转变，第二段always过程块描述状态转移关系。 完整代码： `timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0=0, S1=1, S2=2, S3=3, S4=4; reg[2:0] CS,NS; always@(posedge clk or negedge r...

经典可综合三段式状态机。 完整代码： `timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0=0, S1=1, S2=2, S3=3; //状态个数4个 reg[1:0] CS, NS; //当前状态CurrentState，次态NextState always@(posedge clk or negedge rst...

题目虽然无占空比要求，但是内嵌的testbench需要占空比q=40%才能通过测试。 自定义参数q可以输出表中对应占空比。 参数q 对应占空比 3 10% 4 20% 5 30% 6 40% 7 50% 8 60% 9 70% 当q取6时测试通过，完整代码： `timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***...