题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL18 |
实现3-8译码器①
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2024-07-19
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答案正确
| < 1ms | 0K | Verilog | |
EP9 |
嵌入式小端转大端
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2024-07-18
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答案正确
| 3ms | 396K | C | |
EP11 |
嵌入式结构体对齐
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2024-07-18
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答案正确
| 2ms | 416K | C | |
EP7 |
嵌入式字符串所占空间
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2024-07-18
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答案正确
| 3ms | 384K | C | |
EP2 |
嵌入式宏空间坐标数量
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2024-07-17
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答案正确
| 2ms | 408K | C | |
EP1 |
嵌入式牛牛宏大小
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2024-07-17
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答案正确
| 4ms | 396K | C | |
VL21 |
根据状态转移表实现时序电路
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2024-07-17
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答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
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2024-07-13
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答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
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2024-07-13
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2024-07-13
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答案正确
| < 1ms | 0K | Verilog | |
VL11 |
4位数值比较器电路
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2024-07-10
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答案正确
| < 1ms | 0K | Verilog | |
VL10 |
使用函数实现数据大小端转换
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2024-07-10
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2024-07-10
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答案正确
| < 1ms | 0K | Verilog | |
VL67 |
十六进制计数器
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2024-05-14
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答案正确
| < 1ms | 0K | Verilog | |
VL65 |
状态机与时钟分频
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2024-05-14
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答案正确
| < 1ms | 0K | Verilog | |
VL62 |
序列发生器
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2024-05-14
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答案正确
| < 1ms | 0K | Verilog | |
VL59 |
根据RTL图编写Verilog程序
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2024-05-14
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答案正确
| < 1ms | 0K | Verilog | |
VL59 |
根据RTL图编写Verilog程序
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2024-05-14
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答案正确
| < 1ms | 0K | Verilog | |
VL8 |
使用generate…for语句简化代码
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2024-05-13
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答案正确
| < 1ms | 0K | Verilog | |
VL7 |
求两个数的差值
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2024-05-13
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答案正确
| < 1ms | 0K | Verilog |
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