编写一个模块，实现循环输出序列001011。 模块的接口信号图如下： 要求使用Verilog HDL实现，并编写testbench验证模块的功能。

输入描述:

clk：时钟信号rst_n：复位信号，低电平有效

输出描述:

data：输出数据