`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter s0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4,s5=3'd5,s6=3'd6,s7=3'd7; reg [2:0] state, next; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin state<=s...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter s0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4,s5=3'd5,s6=3'd6; reg [2:0] state,next; reg [2:0] counter; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] a_temp; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin a_temp<=9'b0; end else begin a_temp<={a_temp[7:0],a}; end end always @ (posedge clk or negedge rst_n)...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter idle=4'd0, A=4'd1, b=4'd2, c=4'd3, d=4'd4, e=4'd5, f=4'd6, g=4'd7, h=4'd8; reg [3:0] state,next; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin state<=idle; end el...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg b; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin b <= 0; end else begin b <= a; end end always @ (posedge clk or negedge rst_n) begin if(~rst_n) be...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom_data [7:0]; ///////////rom内部的数据是按时钟沿变化的。 always @(posedge clk or negedge rst_n) begin if(~rst_n) begin rom_data[0] <= 4'd0; rom_data[1] <= 4'd2; rom_data[2] <= 4'd4; ro...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg a,b; always @ (posedge clk or negedge rst_n) begin if (~rst_n) begin a <= 0; b <= 0; end else b...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg a,b; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin a <=0; b <=0; end ...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 ...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg ...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); //////////////////① always @ (*) begin casex(I_n) 9'b111111111:Y_n = 4'hf; 9'b0xxxxxxxx:Y_n = 4'b0110; 9'b10xxxxxxx:Y_n = 4'b0111; 9'b110xxxxxx:Y_n = 4'b1000; 9...