请问IC设计只招有流片经验的吗？

`timescale 1ns/1ns module width_24to128( input  clk  ,    input  rst_n , input valid_in , input [23:0] data_in ,     output reg valid_out , output  reg [127:0] data_out );     reg[3:0]cnt; &nbsp...

。

`timescale 1ns/1ns module seller2( input wire clk  , input wire rst  , input wire d1 , input wire d2 ,     input wire sel, output reg out1, output reg out2, &nbsp...

`timescale 1ns/1ns module seller1(     input wire clk  ,     input wire rst  ,     input wire d1 ,     input wire d2 ,     input wire d3 ,          ou...

,

。

`timescale 1ns/1ns module s_to_p(     input                 clk         ,        input        ...

`timescale 1ns/1ns module sequence_detect(     input clk,     input rst_n,     input data,     input data_valid,     output reg match     );     reg [3:0]state;   &n...

`timescale 1ns/1ns module sequence_detect(     input clk,     input rst_n,     input data,     output reg match,     output reg not_match     );     reg[5:0]data_a; &nbsp...

.

加油

竟然有这么多历史知识