`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); //移位寄存器法 //reg [8:0]a1; //always@(posedge clk or negedge rst_n) //if(!rst_n) // a1 <= 9'b000000000; //else // a1 <= {a1[7:0],a}; //always@(posedge clk or negedge rst_n) //if(!rst_n) // match &l...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c=reverse(a); assign d=reverse(b); function [3:0]reverse; input [3:0]data; integer i; for(i=0;i<4;i=i+1) begin reverse[i]=data[3-i]; end endfunction endmodule

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]min_ab; wire [7:0]min_ac; wire [7:0]min_abc; sub_mod sub_mod0( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(min_ab) ); sub_mod sub_mod1( .clk(clk), .rst_n(rst...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); generate genvar i; for(i=0;i<8;i=i+1) begin:reverse assign data_out[i]=data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg q1; always@(posedge clk or negedge rst) if (~rst)begin q1<=0;q<=0; end else begin if(data)begin q1<=~q1; end if(q1)begin q<=~q; end end //********...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg[1:0] mux_out_1; always@(sel or d0 or d1 or d2 or d3) begin case(sel) 2'b00: begin mux_out_1=d3;end 2'b01: begin mux_out_1=d2;end 2'b10: begin mux_out_1=d1;end 2'b...