题解 | #四选一多路器#

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
reg[1:0] mux_out_1;
always@(sel or d0 or d1 or d2 or d3)
begin
	case(sel)
	2'b00: begin mux_out_1=d3;end
	2'b01: begin mux_out_1=d2;end
	2'b10: begin mux_out_1=d1;end
	2'b11: begin mux_out_1=d0;end
	default:mux_out_1=1'bx;
	endcase
end
assign mux_out = mux_out_1;


//*************code***********//
endmodule