`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [9:0]cur_state; reg [9:0]nex_state; parameter IDLE=9'b00_0000_0001; parameter s0=9'b00_0000_0010; parameter s1=9'b00_0000_0100; parameter s2=9'b00_0000_1000; parameter s3=9'b00_0001_0000;...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]cur_state; reg [8:0]nex_state; parameter IDLE=9'b0_0000_0001; parameter s0=9'b0_0000_0010; parameter s1=9'b0_0000_0100; parameter s2=9'b0_0000_1000; parameter s3=9'b0_0001_0000; pa...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a1; always @ (posedge clk or negedge rst_n) begin if( ~rst_n ) begin a1 <= 1'b0; rise <= 1'b0; down <= 1'b0; end else begin a1 ...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] romreg[7:0]; integer i; always @ (posedge clk or negedge rst_n) begin if( ~rst_n ) begin romreg[0] <= 4'd0; romreg[1] <= 4'd2; romreg[2] <= 4'd4; r...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0]cur_state; reg [1:0]nex_state; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cu...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [1:0]cur_state; reg [1:0]nex_state; reg y_reg=0; always@(posedge clk or negedge rst_n)begin if...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); reg [2:0]Y_reg; reg GS_reg; reg EO_reg; /*output可以为wire或reg，但是题目已经定义了EO为wire，而在...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*)begin casex(I_n) 9'b111111111 : Y_n = 4'b1111; 9'b0xxxxxxxx : Y_n = 4'b0110; 9'b10xxxxxxx : Y_n = 4'b0111; 9'b110xxxxxx : Y_n = 4'b1000; 9'b...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)begin // if(!I_n)begin // Y_n=0; // end // else begin // Y_n=(I_n[8]=1)?(Y_n=4'b1001) // :((I_n[7]=1)?(Y_n=4'b1000) // :((...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0]G; wire [3:0]P; assign G[0] = A_in[0] & B_in[0]; assign G[1] = A_in[1] & B_in[1]; assign G[2] =...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = (A[3]>B[3]) | ((A[3]==B[3])&&(A[2]>B[2])) | ((A[3]==B[3])&&am...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); function [3:0]transform; input [3:0]data_in; begin transform[0]=data_in[3]; transform[1]=data_in[2]; transform[2]=data_in[1]; transform[3]=data_in[0]; end endfunction assign c=transform(a);...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]result1; compare c1( // .clk(clk), // .rst_n(rst_n), .a(a), .b(b), .r(result1) ); wire [7:0]result2; compare c2( // .clk(clk), // .rst_n(rst_n), .a(resul...