`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 4'b0001; parameter S1 = 4'b0010; parameter S2 = 4'b0100; parameter S3 = 4'b1000; reg [3:0] cs, ns; always @ (posedge clk or negedge rst) beg...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt; always @ (posedge clk_in or negedge rst) begin if(~rst) begin cnt <= 3'b0; end else begin if(cnt ...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 reg [6:0] cnt; always @ (posedge clk_in or negedge rst) begin if( ~rst ) ...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] count_p; //上升沿计数 reg [2:0] count_n; //下降沿计数 reg clk_p; //上升沿分频 reg clk_n; //下降沿分频 //上升沿计数 always @ ( posedge clk_in or ...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// parameter IDLE = 7'b0000001; parameter S05 = 7'b0000010; parameter S10 = 7'b00001...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// parameter IDLE = 3'b001; parameter S0 = 3'b010; parameter S1 = 3'b100; reg [2:0] cs, ns; alwa...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg [2:0]count; always@(posedge clk_in or negedge rst)begin if(!rst)begin ...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter IDLE = 5'b00001; parameter S0 = 5'b00010; parameter S1 = 5'b00100; parameter S2 = 5'b01000; parameter S3 = 5'b10000; // one step...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter IDLE = 6'b000001; parameter S0 = 6'b000010; parameter S1 = 6'b000100; parameter S2 = 6'b001000; parameter S3 = 6'b010000; paramet...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); // reg [15:0] // always@(posedge clk or negedge rst_n)begin // if(!rst_n)begin // data...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt; always @ (posedge clk or negedge rst_n) begin if( ~rst_n ) begin cnt <= 4'd0...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); //计数器控制块。计四拍。00 01 10 11 -> 00 01 10 11 -> ...... reg [1:0...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0]count; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin count<=0; ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [1:0]cs,ns; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin cs<=0; end else begin cs<=ns; end end always@(*)begin case(cs) 2'b00:beg...