`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin c<=0; end else begin if(a>b)begin c<=a-b; end else begin c<=b-a; end end end e...

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin c<=0; end else begin case(select) 2'b00:begin c<={a[7],a}...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0] d_reg; wire [3:0] d0; wire [3:0] d1; wire [3:0] d2; wire [3:0] d3; assign d0 = d_reg[3:0]; assign d1 = d_reg[7:4]; assign d2 = d_...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// //*********计数器部分*********// reg [1:0]count; always@(posedge clk or negedge rst)begin if(!rst)begin count<=0; end else begin count<=...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0] d_reg; wire [3:0] d0; wire [3:0] d1; wire [3:0] d2; wire [3:0] d3; assign d0 = d_reg[3:0]; assign d1 = d_reg[7:4]; assign d2 = d_...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// //*********计数器部分*********// reg [1:0]count; always@(posedge clk or negedge rst)begin if(!rst)begin count<=0; end else begin count<=...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// reg check; always@(*)begin if(sel)begin check=^bus; end else begin check=~(^bus); end end //*************code***********// endmodule if相关的单句命令还是添加``` begin end ```比较好，有些地方可以不加，但是...