题解 | #整数倍数据位宽转换8to16#

`timescale 1ns/1ns

module width_8to16(
	input 				   clk 		,   
	input 				   rst_n		,
	input				      valid_in	,
	input	   [7:0]		   data_in	,
 
 	output	reg			valid_out,
	output   reg [15:0]	data_out
);
	// reg [15:0]

	// always@(posedge clk or negedge rst_n)begin
	// 	if(!rst_n)begin
	// 		data_out<=0;
	// 	end
	// 	else begin

reg cnt;   /*因为两个8bit的就可以拼接成一个16bit的，所以
只需要有两个状态代表输入的两个8bit值即可，故只需要有0、1两个状态，不需要再去设计数组了*/
always @ (posedge clk or negedge rst_n) 
begin
    if(~rst_n) begin
        cnt <= 1'b0;
    end 
    else begin
        if(valid_in) begin   //同样的要控制一下valid_in
            cnt <= cnt + 1'b1; // cnt = ~cnt;
        end 
    end 
end 

reg [7:0] data_reg;
always @ (posedge clk or negedge rst_n) 
begin
    if(~rst_n) begin
        data_out <= 16'b0;
        valid_out <= 1'b0;
    end 
    else begin
        if(valid_in) begin
            if(cnt == 1'b0) begin
                data_reg <= data_in;
                valid_out <= 1'b0;
            end 
            else begin
                data_out <= {data_reg, data_in};//拼接一下
                valid_out <= 1'b1;
            end 
        end 
        else begin
            valid_out <= 1'b0;
        end 
    end 
end

endmodule

多看视频，理解了就知道这一类题目的套路了