艾为2022数字芯片设计笔试题 笔试日期202１.09.02 1.已知八进制数：- (362) 8，求它的 十进制数是：     二进制原码是：    反码是：    补码是：      2.写出图中CMOS电路的输出逻辑表达式：Z1=    、Z2=    3.如下图的逻辑电路，其逻辑表达式为：（  ） 4.布尔代数(A+C) (A+B+C) 等于（  ） A. A+BC B. A+C C.AB+BC ...

1、Single Choice: Given thefollowing FIFO and rules, how deep does the FIFO need to be to preventunderflow or overflow? RULES: clk_A=25MHz; clk_B=100MHz; en_B is periodically asserted: period is 4us, dutycycle is 25% Pick ONE option A. 100 entries B. 75 entries C. FIFO wil...

海光2022数字芯片 时间2021.8.25   单选题(3分) 1.在多时钟域数字电路中，经常存在从一个clock domain(Clock A)到另一个clock domain (Clock B)的信号传输，这种传输路径称为CDC path。 关于CDC以下哪个说法是对的?（  ） A.只要Clock B快于Clock A，FB就不会有问题 B、只要Clock A的latency小于Clock B的latency，FB就不会有问题 C、FB会出现亚稳态(meta-stability) D、FB...

1、如下所示assertion，请问在图示波形中哪个时钟可以判定为success？ 2、有一个电路模块M，其功能如下图。 假设只有如下器件： 请用上述器件搭建实现该功能的电路。   3、信号a是一个变化频率为1 Mhz的无限序列。使用Verilog实现，检查并计数序列中1110110的个数。 4、用Verilog实现按键抖动消除电路，输入时钟频率为50Mhz，按键信号a低于设定宽度（由cnt_cfg配置：00b表示5ms，01b表示10ms，10...

1、下列关于mbist测试描述正确的一个是： A、mbist测试实现没有面积开销 B、mbist测试频率和mem工作频率不一致 C、mem repair可以提高良率 D、mbist测试对mem性能没有影响 2、下列关于芯片中信号串扰描述错误的一个量： A、串扰会导致信号延迟和毛刺 B、增强侵害网络单元驱动能力可以减小串扰影响 C、在受害网络上插入缓冲器可以减小串扰影响 D、增加导线间距可以减小串扰影响 3、关于异步复位，以下说法正确是： A、奇存器的时钟状态对是否能复位没有影响 ...

1、格雷码在异步电路中的应用： 4bit宽的binary code与Gray code之间的转换公式如下： reg[3.0]g：    //Gray code reg[3.0]b：    //Binary code g[0]=b[0]^b[1]：    b[3]=g[3]： g[1]=b[1]^b[2]：    b[2]=g[3]^g[2]； g[2]=b[2]^b[3]：    b[1]=g[3]^g[2]^g[1]；. g[3]=b[3]：    b[0]=g[3]^g[2]^g[1]^g[0]； a）设有两路异步clock：clk0，clk...

1. 使用Verilog编写三分频电路，输出为50%占空比(10分) 【解析】对于奇数分频，就是分别利用待分频时钟的上升沿触发生成一个时钟，然后用下降沿触发生成另一个时钟，然后将两个时钟信号进行或/与运算得到占空比为50%的奇数分频。具体方法详述如下： Step1: 双沿计数器计数        使用2个计数器：cnt_up和cnt_down,分别在时钟的上升沿触发计数器cnt_up和cnt_down。[计数器进制：N进制；计数范围：0-N-1] Step2：生成两个控制信号clk_up和clk_down         定义2个时钟信号clk_p和clk_n, ...

1.逻辑简化：Y=B+(~A)&(~C) + (~B)&(~C) 2.亚稳态状态是必须避免的，亚稳态现象可以导致如下后果（   ） A.降低系统可靠性 B.其它都是 C.功耗损失 D.引起芯片失败 3.假设输入信号X位宽为10bit，InputA位宽为5bit，InputB位宽为14bit，实现Y=X*Input A+ Input B功能，并要求不损失精度，那么输出信号Y位宽应不小于（   ） A.16bit B.29bit C.15 bit D.24bit 4.在SystemVerilo...

AMD超威半导体数字IC笔试B 时间2021.9.01   1. Which's setup timing check in right waveform?(  ) A. T1 B. T2 C. T3 D. T1+T2 2. What's the main usage of Scan shift registers? () A. Provide Control & Observe capability B. Provide Lock and un-lock ...

笔试时间１１.２６日 1、你希望工作的地点是？ 2、从综合出电路的电路看第一段代码比第二段代码优化的地方是 第一段代码： always @(posedge ck clk or negedge rst_n) beign if(-rst_n) D<=1b0; else if(A& B) D<= A+B: end 第二段代码： always @(posedge clk or negedge rst_n)beign if(-rst_n) D<=1'b0; ...

考试时间：12.11 （formal验证更关注逻辑思维能力，所以题目比较奇怪） 1.1将数字1到8置于立方体的8个顶点上，使得立方体的每一个面上的四个数字的和值全部相等，请问该值是多少? Pick ONE option A.16 B.18 C.20 D.24   2.2有多少对正整数(m,n), m>=n，满足m和n的平方差等于96? Pick ONE option A.3 B.4 C.5 D.6   3.3小明和小强通过同一条路从A地向B地远足。小强由于背包比较重，所以步行速度较慢。...

选择题 1.以下关于 System Verilog 的描述， 正确的是 A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型 B sv 中， 定义成 reg 的信号会被综合成触发器 C sv 中的 function 语言不可被综合 D 其他都不正确 E sv 是提供给验证使用的， 因此其不能被综合 答案：A 解析： A.数据类型logic是SV中引入的新的数据类型，其与Verilog存在一定的区别。Verilog需要对reg和wire类型进行明确的识别，以便后端综合。而SV并不关...

大家好，我是兰兰，在与摸鱼范式和数字IC打工人交流中认识了很多朋友，也感谢这些同学带来的快乐和不厌其烦的帮助（不知道有没有觉得我很烦哦吼）。与其他逆袭秋招的，斩获各个很牛的中外大厂的同学不同，我可能没那么励志，我简单谈谈找工作的经历吧。希望我写这篇文章对找工作的同学有帮助 个人简介 本人本科吉大电子学院电信专业，硕士以所内第一的成绩考到了中科院北京某研究所重点电路实验室集成电路工程专业，有数字IC流片的经历，所以应该算是科班学生吧。 投递岗位数字IC设计，想说本人其实很菜，只能在这里谈论一下自己的求职经历吧。 一开始跟导师在公司做校企合作研发项...

大家好，我是小鹿，数字IC验证方向菜鸟，2022届应届生，本科跟钢铁哥是同学，就读于重庆邮电大学微电子科学与工程专业，硕士期间就读于电子科技大学电子科学与技术专业，分享一下自己的秋招经验。 个人经历： 经过考研，我算是成功从双非学校跳到985院校，我也不得不说，985院校这个头衔在我秋招期间起到了一定作用，在简历筛选阶段有一定的优势。从七月份至今，我一共投递了70余家公司，参加了40余家公司面试，最终收到了豪威、联影、商汤、中兴、芯海、国科微、云豹智能等15家公司的offer，期间担任了达发科技的校园大使。最后选择了成都的云豹智能。 研二我因为生病休学了，所以整个...