18.有如下代码 class C1； randint m； constraintc1_ cons { m<=10；} endclass class C2 extends C1； constraintc1_cons { m>=10；} endclass 以代码最终实现的约束效果是（） A.m>=10 B.m<=10 C.m=10 D.解约束失败 此题答案应该为A       在扩展类中定义了一个约束，并且扩展后的约束名和基类里的约束名相同，那么扩展类的约束就会替代基类中的约束 ...

单选题 （3分） 1.当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（） A.9 B.不需要设置 C.10 D.1 2.以下工艺器件中，电阻值的最大的是（） A. AA B. Contact C. Poly D. VIA 3.当clock的周期是10ns，对于模块的input需要添加input delay，假设外部延迟是6ns，内部延迟是4ns，那模块的input delay需要设置为（） A. 5ns B. 6ns C...

单项选择（3 分） 1.以下关于 System Verilog 的描述， 正确的是 A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型 B sv 中， 定义成 reg 的信号会被综合成触发器 C sv 中的 function 语言不可被综合 D 其他都不正确 E sv 是提供给验证使用的， 因此其不能被综合 2.UVM 层次化结构中， 最顶层的部件类型是？ A uvm_test B uvm_root C uvm_root D uvm_component 3.数字...

简答题（共12道题合计115分请根据题目要求进行合理回答} 1、逻辑电路如图所示，已知各触发器初态为0，试着画出Q0，Q1，Q2的波形。   2、请根据下面的电路完成相关问题   1>写出电路图A的真值表 2>根据图B circuit画出waveform   3>利用状态图描述图B circuit的功能 4>假设逻辑门的delay 为1ns，DFF的CK到q的delay为1ns，clk周期为10ns，寄存器的setup时间为0.5ns，根据图B中的timing信息计算关...

（1）、异步FIFO中，指针编码应该使用什么编码方式 A、One-hot B、One-cold C、Binary D、Gray （2）、摩尔定律中写道，IC上可容纳晶体管数量约每多少个月增加一倍? A、10个月 B、12个月 C、18个月 D、24个月 （3）、在工作过程中，如果芯片过热，需要动态降低功耗开销，下面哪个方法不能实现这个功能 A、降低芯片工作电压 B、降低芯片工作频率 C、增加低功耗cell比率 D、能芯片时钟门控 （4）、对于32K个MAC，工作在1GHz时钟，满载...

 单选题（每题2分 共20题） 1/38一个八位D/A转换器最小电压增量为0.01V，当输10011100时，输出电压为（  ）V A 1.28 B 1.45 C 1.54 D 1.56 2/38下述概念中不属于面向对象这种编程范畴的是（） A对象、消息 B继承、多态 C类、封装 D过程调用 3/38组合逻辑电路通常由（ ）组合而成 A记忆元件 B门电路 C计数器 D以上都正确 4/38三极管作为开关时工作在什么区域（） A饱和区+放大区 B击穿区+截止区 ...

单选题（每题2分 共20题） 1.状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（  ） A一段式寄存器输出，易产生毛刺，不利于时序约束； B二段式组合逻辑输出，不产生毛刺，有利于时序约束； C三段式寄存器输出，不产生毛刺，有利于时序约束； D所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。 2.线网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（  ） A 4'b1101 B 4' b0011 C 4' bxx11 D 4' bzz11 ...

1、[简答题] 某RTL design中使用了如下256 x16 memory： 该memory有两组读写接口，每组读写接口均可独立进行write/read操作，其timing示例如下，write/read均在2个cycle后完成。 2、[简答题] s（t）为fsk调制信号s（t）=x（n）sin（w1t）+x'（n）sin（w2t）, {w1>w2},x（n）={1,011,01）.带通滤波的通带为w1±a,0<（w1-w2）/2图3-1给出包络检波的解调框图，请画出b,c,d各点的波形，a点波形图3-2如下。 ...

荣耀2022数字芯片设计提前批 时间2021.8.03  一个小时   简答题（共40道题，合计80分） 1.[单选题]下列电路中属于时序逻辑电路的是（     ） A.编码器 B.计数器 C.数据选择器 D.译码器 2.[单选题]关于同步设计描述错误的是（     ） A.时钟上未叠加任何用户功能逻辑 B.所有寄存器的异步置位及异步复位端口上未叠加任何用户功能逻辑 C.同步设计便于静态时序分析 D.所有寄存器均采用同一时钟 3.[单选题]下面哪种措施不能减少亚稳态影响（     ） A....

单选题（共11道题） 1.【单选题】下列关于stuck-at故障模型描述错误的一个是： A.组合逻辑上的Fault点可以做故障合并 B.用于覆盖内部得时序故障 C.正常Capture阶段只有1个Pulse D.对于Full-scan设计可以达成很高得故障覆盖率 2.[单选题]下列关于芯片中电迁移的描述错误的一个是： A.用电迁移会降低芯片寿命 B.电迁移会使芯片性能退化 C.增加导线宽度可以修复电迁移违例 B.增加导线间距可以修复电迁移违例 3.[单选题]下列会直接影响到芯片工作频率的一个违例是： A.建立...

题目描述 Test 1：以下程序的功能是求100-999之间的水仙花数（水仙花数是指一个三位数的各位数字的立方和是这个数本身，如：153=1^3+5^3+3^3）.请补充【？】的代码 #include<iostream h> int fun（int n）{ int I，j，k，m；m=n； 【1】 for（i-1；i<4；i++）{ 【2】 m=（m-j）/10； k=k+j*j*j； } If（k==n）【3】 else return（0）； } void main（）{ int I；...

芯海科技2022数字芯片 时间2021.8.25   一、单选题（共20题，每题3分，共60分） 1. D触发器：Tsetup=3ns，Thold=1ns，Tck2q=1ns， 该D触发器最大可运行时钟频率是（  ） A、1GHZ B、500MHZ C、250MHZ D、200MHZ 2.下列电路属于时序电路的是（  ） A、编码器 B、译码器 C、数据选择器 D、计数器 3.以下不能提高验证环境的可重用性的是 A、使用宏定义 B、使用绝对路径索引文件 C、使用facto...

泰凌微电子2022数字IC笔试 时间2021.8.11   单选（2分） 1/38.#UDLY语句可以被综合成延时电路 A.正确 B.错误 2/38.以下verilog变量名合法的是 A. 3sum B. a/b C. ab@cd D. subSme_ 3/38.如下对于procedural block说法错误的是 A.代码中的procedural block是同时执行的 B. initial和always procedural block可以嵌套 C. initial procedura...

MPS芯源2022数字IC 时间2021.08.25                             1、Please code the divider by 3 with Verilog(50% duty cycle).用Verilog设计一个3分频器，要求50%占空比。   2、Please describe the digital P&R flow.请简述数字后端P&R流程。   3、Please use a MUX and INV to implement aXOR.如何用一个2选一的MUX和一个INV实现异或。   ...