`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); wire [size*2-1:0] temp [size-1:0]; assign temp[0] = mul_b[0] ? {4'b0,mul_a}:8'b0; assign t...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg data_en_r1; reg [3:0] data_in_r1; reg data_en_rb1; reg data_en_rb2; reg [3:0] data_in_rb1; al...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] shift_reg; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin shift_reg <= 4'b0; end else begin if(data_valid)begin shift_reg <= {shift_reg[2...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [3:0] state,next_state; localparam BIT1 = 4'b0000, /*8'b0000_0000,*/ BIT2 = 4'b0001, /*8'b0000_0001,*/ BIT3 = 4'b0010, /*8'b0000_0011,*/ BIT4 = 4'b0011, /*8'b0000_0111,*/ BIT5 = 4'b...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] g;//生成进位项 wire [3:0] p;//传播进位项 wire C3; assign g = A_in & B_in; assign p = A_in ^ B_in; assign C3 = g[3]...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire co1,co2,co3,co4; add inst1(.a(A_in[0]), .b(B_in[0]), .cin(C_1), .co(co1), .s(S[0])); add inst2(.a(A_in[1]), .b(B_i...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = (^bus&&sel) || (~^bus && ~sel); //*************code***********// endmodule 基础知识点：逻辑与和按位与，逻辑或和按位或的区别；输入多bit数的同或、异或。中级知识点：奇偶校验码的verilog实现

这个题有两种我写了两种实现方式，第一种是是用sel[1:0]和mux_out的关系，列出真值表，然后写逻辑式。mux_out[1]是sel[1]和sel[0]的同或，mux_out[0]和sel[0]状态相同。`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out[1:0] = {~(sel[0]^sel[1]),sel[0]}; //*************...