Pudding201809261522769 - 个人主页刷题动态

VL37	时钟分频（偶数）	2023-02-23	答案正确	< 1ms	0K	Verilog	题解
VL37	时钟分频（偶数）	2023-02-23	答案正确	< 1ms	0K	Verilog	题解
VL30	数据串转并电路	2023-02-15	答案正确	< 1ms	0K	Verilog	题解
VL30	数据串转并电路	2023-02-15	答案正确	< 1ms	0K	Verilog	题解
VL28	输入序列不连续的序列检测	2023-02-14	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2023-02-14	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2023-02-13	答案正确	< 1ms	0K	Verilog	题解
VL24	边沿检测	2023-02-13	答案正确	< 1ms	0K	Verilog	题解
VL23	ROM的简单实现	2023-02-13	答案正确	< 1ms	0K	Verilog	题解
VL22	根据状态转移图实现时序电路	2023-02-13	答案正确	< 1ms	0K	Verilog	题解
VL21	根据状态转移表实现时序电路	2023-02-13	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-02-10	答案正确	< 1ms	0K	Verilog	题解
VL13	优先编码器电路①	2023-02-10	答案正确	< 1ms	0K	Verilog	题解
VL11	4位数值比较器电路	2023-02-10	答案正确	< 1ms	0K	Verilog	题解
VL11	4位数值比较器电路	2023-02-10	答案正确	< 1ms	0K	Verilog	题解
VL10	使用函数实现数据大小端转换	2022-10-21	答案正确	< 1ms	0K	Verilog	题解
VL9	使用子模块实现三输入数的大小比较	2022-10-04	答案正确	< 1ms	0K	Verilog	题解
VL9	使用子模块实现三输入数的大小比较	2022-10-01	答案正确	< 1ms	0K	Verilog	题解
VL9	使用子模块实现三输入数的大小比较	2022-10-01	答案正确	< 1ms	0K	Verilog	题解
VL9	使用子模块实现三输入数的大小比较	2022-10-01	答案正确	< 1ms	0K	Verilog	题解

关注他的用户也关注了：