爱看剧的伊泽瑞尔正在背八股 - 个人主页刷题动态

VL29	信号发生器	2023-04-18	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2023-04-16	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2023-04-16	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-04-16	答案正确	< 1ms	0K	Verilog	题解
234351	边沿检测	2023-04-16	答案正确	< 1ms	0K	Verilog	题解
234350	ROM的简单实现	2023-04-13	答案正确	< 1ms	0K	Verilog	题解
234316	根据状态转移图实现时序电路	2023-04-13	答案正确	< 1ms	0K	Verilog	题解
234315	根据状态转移表实现时序电路	2023-04-13	答案正确	< 1ms	0K	Verilog	题解
234312	使用3-8译码器①实现逻辑函数	2023-04-12	答案正确	< 1ms	0K	Verilog	题解
234311	实现3-8译码器①	2023-04-12	答案正确	< 1ms	0K	Verilog	题解
234313	用3-8译码器实现全减器	2023-04-11	答案正确	< 1ms	0K	Verilog	题解
234310	使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器	2023-04-11	答案正确	< 1ms	0K	Verilog	题解
234309	优先编码器Ⅰ	2023-04-11	答案正确	< 1ms	0K	Verilog	题解
234308	用优先编码器①实现键盘编码电路	2023-04-11	答案正确	< 1ms	0K	Verilog	题解
234307	优先编码器电路①	2023-04-11	答案正确	< 1ms	0K	Verilog	题解
234306	4bit超前进位加法器电路	2023-04-09	答案正确	< 1ms	0K	Verilog	题解
234306	4bit超前进位加法器电路	2023-04-09	答案正确	< 1ms	0K	Verilog	题解
234349	使用函数实现数据大小端转换	2023-04-03	答案正确	< 1ms	0K	Verilog	题解
234348	使用子模块实现三输入数的大小比较	2023-04-03	答案正确	< 1ms	0K	Verilog	题解
234347	使用generate…for语句简化代码	2023-04-03	答案正确	< 1ms	0K	Verilog	题解

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