`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); parameter s0 = 0,s1 = 1; reg state; reg [1:0] fsm_cnt; always @(posedge clk or negedge rst)begin if(rst == 1'b0) begin state <= s0; fsm_cnt <= 0; end else begin case(state) s0 : begi...