`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); localparam IDLE=3, light_green=0, light_yellow=1, light_red=2; reg [1:0]...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); localparam N=size*2; wire [N-1:0] part_pro[size-1:0]; genvar i; generate for(i=0;i<size;...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posedge clk or negedge rst_n) begin if(~rst_n) Q<=0; else Q <= {~Q[0],Q[3:1]}; end endmodule

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); localparam DEPTH = 8, WIDTH = 4; integer i; reg [WIDTH-1:0] mem [DEPTH-1:0]; always@(posedge clk o...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// localparam WIDTH = 4, DEPTH = 128; integer i; reg [WIDTH-1:0] ram_memory [DEPTH-1:0]; always@(pos...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or negedge rst_n) begin if(!rst_n) begin second <= 0; minute <= 0; end else begin second <= (&minute[5:2])? 0 : (&second[5:2]...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_fast_out; always@(posedge clk_fast or negedge rst_n) begin if(!rst_n) begin data_fast_out <= 0; end else begin data_fast_out ...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg [3:0] data_areg; reg data_en_breg; always@(posedge clk_a or negedge arstn) begin if(~arstn) dat...

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [7:0] count; reg [4:0] count_e, count_o; al...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [7:0] count; reg [4:0] count_e, count_o; al...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [2:0] money; always@(posedge clk or negedge rst) begin if(!rst) money <= 0;...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [2:0] money; always@(posedge clk or negedge rst) begin if(!rst) money <= 0; else money &l...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg dff0,dff1,dff2; always@(posedge clk_in or negedge rst) begin if(!rst) be...