牛客730286140号 - 个人主页刷题动态

VL29	信号发生器	2022-07-21	答案正确	< 1ms	0K	Verilog	题解
VL28	输入序列不连续的序列检测	2022-07-21	答案正确	< 1ms	0K	Verilog	题解
VL28	输入序列不连续的序列检测	2022-07-21	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2022-07-15	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2022-07-06	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2022-07-06	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2022-07-06	答案正确	< 1ms	0K	Verilog	题解
VL24	边沿检测	2022-07-05	答案正确	< 1ms	0K	Verilog	题解
VL23	ROM的简单实现	2022-07-05	答案正确	< 1ms	0K	Verilog	题解
VL22	根据状态转移图实现时序电路	2022-07-04	答案正确	< 1ms	0K	Verilog	题解
VL21	根据状态转移表实现时序电路	2022-07-04	答案正确	< 1ms	0K	Verilog	题解
VL16	使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器	2022-06-12	答案正确	< 1ms	0K	Verilog	题解
VL15	优先编码器Ⅰ	2022-06-11	答案正确	< 1ms	0K	Verilog	题解
VL14	用优先编码器①实现键盘编码电路	2022-06-04	答案正确	< 1ms	0K	Verilog	题解
VL13	优先编码器电路①	2022-06-04	答案正确	< 1ms	0K	Verilog	题解
VL12	4bit超前进位加法器电路	2022-06-04	答案正确	< 1ms	0K	Verilog	题解
VL11	4位数值比较器电路	2022-06-04	答案正确	< 1ms	0K	Verilog	题解
VL10	使用函数实现数据大小端转换	2022-06-03	答案正确	< 1ms	0K	Verilog	题解
VL9	使用子模块实现三输入数的大小比较	2022-06-03	答案正确	< 1ms	0K	Verilog	题解
VL9	使用子模块实现三输入数的大小比较	2022-06-03	答案正确	< 1ms	0K	Verilog	题解

关注他的用户也关注了：