题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL40 |
占空比50%的奇数分频
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2023-09-26
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234314 |
数据选择器实现逻辑电路
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234312 |
使用3-8译码器①实现逻辑函数
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234311 |
实现3-8译码器①
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234313 |
用3-8译码器实现全减器
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2023-07-18
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答案正确
| < 1ms | 0K | Verilog | |
234310 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
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2023-07-14
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答案正确
| < 1ms | 0K | Verilog | |
234309 |
优先编码器Ⅰ
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2023-07-13
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答案正确
| < 1ms | 0K | Verilog | |
234305 |
4位数值比较器电路
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2023-07-13
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答案正确
| < 1ms | 0K | Verilog | |
234349 |
使用函数实现数据大小端转换
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2023-07-11
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答案正确
| < 1ms | 0K | Verilog | |
234348 |
使用子模块实现三输入数的大小比较
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2023-07-11
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答案正确
| < 1ms | 0K | Verilog | |
234345 |
多功能数据处理器
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2023-07-11
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答案正确
| < 1ms | 0K | Verilog | |
234346 |
求两个数的差值
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2023-07-11
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答案正确
| < 1ms | 0K | Verilog | |
234307 |
优先编码器电路①
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2023-07-09
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答案正确
| < 1ms | 0K | Verilog | |
234347 |
使用generate…for语句简化代码
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2023-07-08
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2023-07-06
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2023-07-06
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答案正确
| < 1ms | 0K | Verilog |
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