题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL59 |
根据RTL图编写Verilog程序
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2023-03-22
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答案正确
| < 1ms | 0K | Verilog | |
VL20 |
数据选择器实现逻辑电路
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL19 |
使用3-8译码器①实现逻辑函数
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL18 |
实现3-8译码器①
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL17 |
用3-8译码器实现全减器
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL15 |
优先编码器Ⅰ
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2023-03-03
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答案正确
| < 1ms | 0K | Verilog | |
VL13 |
优先编码器电路①
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL12 |
4bit超前进位加法器电路
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL11 |
4位数值比较器电路
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL10 |
使用函数实现数据大小端转换
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL7 |
求两个数的差值
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2023-03-02
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答案正确
| < 1ms | 0K | Verilog | |
VL5 |
位拆分与运算
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2023-03-01
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答案正确
| < 1ms | 0K | Verilog | |
VL5 |
位拆分与运算
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2023-03-01
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答案正确
| < 1ms | 0K | Verilog | |
VL3 |
奇偶校验
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2023-03-01
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答案正确
| < 1ms | 0K | Verilog | |
VL2 |
异步复位的串联T触发器
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2023-03-01
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答案正确
| < 1ms | 0K | Verilog | |
VL2 |
异步复位的串联T触发器
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2023-02-28
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答案正确
| < 1ms | 0K | Verilog | |
VL1 |
四选一多路器
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2023-02-28
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答案正确
| < 1ms | 0K | Verilog |
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