1、自己写的，比较乱；感觉自己需要进行总结了，重新刷HDLBits时序电路的部分，感觉自己现在思维已经模糊了。意识不清。 2、是先到的放在低位。 `timescale 1ns/1ns module s_to_p( input  clk  ,    input  rst_n , input valid_a , input   data_a ,     output reg  ready_a ,   out...