完成项目：Day 22完成: 【Verilog进阶挑战03】LV47 格雷码计数器Day 23完成: 【Verilog进阶挑战03】LV46 同步FIFODay 24完成: 【Verilog进阶挑战03】LV45 异步FIFO、【Verilog企业真题02】LV68 同步FIFODay 22~25学习: 複习gray code及gray code counter、sync/async FIFO的原理与实践(其中async FIFO中的gray code counter的实现与"Simulation and Synthesis Techniques for Asynchronous FIFO Design"的Style #2不同，会差一个cycle，但习惯了...)

完成项目：Day 21完成: 【Verilog进阶挑战03】LV48 多bit MUX同步器、LV49 脉冲同步电路Day 21学习: 複习CDC原理、multi-bit synchronizer & pulse synchronizer的原理及实现方式(这两题很好，题目与自行编写testbench都容易，可轻松了解CDC的实现方式并分析潜在问题，例如若pulse synchronizer上clk_fast的pulse间隔若不够会发生的问题、思考该如何进行修改)

完成项目：Day 18完成: 【Verilog进阶挑战04】LV50 简易秒表、LV51 可置位计数器、LV52 加减计数器Day 19完成: 【Verilog进阶挑战05】LV54 RAM的简单实现、                    【Verilog进阶挑战06】LV55 Johnson Counter、LVL56 流水线乘法器、LV57 交通灯、Day 20完成: 【Verilog进阶挑战06】 LV58 游戏机计费程序                                                    Day 18~20学习: Johnson Counter以mux或shift register实现的两种方式、交通灯对模糊不清的客户需求/spec.定义的详细理解(搞最久的不出意外是这里面被骂最多的交通灯，如果题目定义清楚的话其实不难)

完成项目：Day 17完成: 【Verilog快速入门】LV15 优先编码器Ⅰ、                                                    LV16 使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器、                                                    LV17 用3-8译码器实现全减器                    【Verilog进阶挑战】LV39 自动贩售机2、                                                    LV40 占空比50%的奇数分频、                                                    LV41 任意小数分频、                                                    LV42 无占空比要去的奇数分频、                                                    LV43 根据状态转移写状态机-三段式、                                                    LV44 根据状态转移写状态机-二段式Day 17学习: 时钟分频-占空比50 (even/odd)的实现方法(odd: pos/neg => OR)、不要求占空比50 (odd)的实现方法(counter)、任意小数分频(不要求占空比50)、複习全减器功能与真值表并使用3-8译码器实现

完成项目：Day 16完成: LV38 自动贩售机1Day 16学习: 将硬币数值转换为硬币个数作为条件判断的思考方式

完成项目：Day 15完成: LV33 非整数倍数据位宽转换8to12、LV34 整数倍数据位宽转换8to16、LV35 状态机-非重迭的序列检测、LV36 状态机-重迭序列检测Day 15学习: shift registers、FSM的实现(LV33与LV32概念完全相同只是改了bitwidth、LV34用shift register即可、LV35用VCS模拟会出现与此处不同的模拟结果，为了尽量符合现实，用VCS模拟时在posedge clk瞬间要加上一点点delay之后跳变。且此题的非重迭仍然可以有不同解释但最后都对的情况、LV36要注意的陷阱是相较LV35，flag会晚一拍输出)

完成项目：Day 14完成: LV32 非整数倍数据位宽转换24to128Day 14学习: 依照counter数值进行数据裁切并输出output(此题之内涵与高速传输中的sync align极为相似)

完成项目：Day 13完成: LV29 信号发生器、LV30 数据串转并电路、LV31 数据累加输出Day 13学习: 时序控制-valid/data_out与counter之间的对应关係(counter (1) 0->N-1, (2) 0-> N, 1->N的差别: (1)要在0的下一个cycle重置output、(2)要在N的下一个cycle重置output，但两者皆于N-1的下一个cycle拉高valid) (LV29的题目应该更详细，否则只会是不断试错浪费时间...。即使提前知道了3种波形的period和amplitude大小，仍然没注意到题目的隐性条件:从方波变锯齿波需要归0、从锯齿波/方波变三角波不用归0，而是预设counter先往下数到0再开始往上数。今日也在完成题目后尝试其他解法，故提交次数较高)

完成项目：Day 12完成: LV37 时钟分频（偶数）Day 12学习: 时钟分频（偶数）的三种实现方式: (1)3个时钟分别用counter产生(且需要使用组合逻辑判断counter值)、(2)使用clk_in产生clk_div2，再用clk_div2产生clk_div4、用clk_div4产生clk_div8、(3)直接用3-bit counter的bit 0、1、2分别用于对clk_div2、clk_div4、clk_div3进行反相 (方法(1)area最大且多的组合逻辑会造成delay使clock不稳定、方法(2)可确定三者同源且PPA最好、方法(3)较方法(1)更好)

完成项目：Day 10完成: LV25 序列检测、LV26 含有无关项的序列检测Day 10学习: 序列检测的两种实现方式: (1)FSM、(2)shift registersDay 11完成: LV27 不重迭序列检测、LV28 输入序列不连续的序列检测Day 11学习: shift registers实现序列检测的方法、counter于FSM中的应用(count = 0于rst release时同时+1) (LV25较单纯，画出FSM即可、LV26需要在LV25的基础上，详细思考3'bXXX对S6/S7/S8的输入为3'b001时的跳转状态、LV27尝试使用shift_registers的方法实现、LV28只是LV25加了一个data_valid的条件，这些题目几乎都有实际验证输出match/not_match比题目给的波形图提早了一个cycle的问题)

完成项目：今日完成: LV53 单端口RAM(这题题目叙述不清楚，幸好提前看了讨论，了解两个题目未讲明的条件: (1)enb=1为wr，反之为rd、(2)rd_data于negedge clk时读出)

完成项目：今日完成: LV20 (其实就是刚刚刷完LV19继续刷的) => Verilog入门特别版完成!(刷完LV19继续刷LV20容易被迷惑而往case方面去思考，还想了各种不同型态的mux串接方法。转念一想，其实这题朴实而无华，一行简单的code就能够完美解决!)

完成项目：昨日打卡完继续刷: LV11~LV18今日完成: LV19

完成项目：LV1 ~ LV3: 春节前完成LV4 ~ LV10: 今日完成(设计都是语法入门级别，花比较多时间在写验证代码)