02-14 22:52 台湾成功大学 数字IC前端设计 发布于北京
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2025 Day 12 【Verilog进阶挑战-02时序逻辑】
完成项目：
Day 12完成: LV37 时钟分频（偶数）
Day 12学习: 时钟分频（偶数）的三种实现方式: (1)3个时钟分别用counter产生(且需要使用组合逻辑判断counter值)、(2)使用clk_in产生clk_div2，再用clk_div2产生clk_div4、用clk_div4产生clk_div8、(3)直接用3-bit counter的bit 0、1、2分别用于对clk_div2、clk_div4、clk_div3进行反相
(方法(1)area最大且多的组合逻辑会造成delay使clock不稳定、方法(2)可确定三者同源且PPA最好、方法(3)较方法(1)更好)
Day 12完成: LV37 时钟分频（偶数）
Day 12学习: 时钟分频（偶数）的三种实现方式: (1)3个时钟分别用counter产生(且需要使用组合逻辑判断counter值)、(2)使用clk_in产生clk_div2，再用clk_div2产生clk_div4、用clk_div4产生clk_div8、(3)直接用3-bit counter的bit 0、1、2分别用于对clk_div2、clk_div4、clk_div3进行反相
(方法(1)area最大且多的组合逻辑会造成delay使clock不稳定、方法(2)可确定三者同源且PPA最好、方法(3)较方法(1)更好)
2025-02-14
在牛客打卡14天，今天学习：刷题 1 道/代码提交 4 次
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不愿透露姓名的神秘牛友
昨天 11:47
我要进BAT_：看到坐在电动车后座为机票哭的时候真的泪目了。也恭喜楼主在这场反抗命运的斗争中取得胜利。 点赞 评论 收藏
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牛客246576843号：建议简历对点优化，想做HR专门列出HR实习，想做运营专门列出运营实习，并且对点写出项目经历以及数据，同时在个人总结上可以多凸出和岗位的匹配度 点赞 评论 收藏
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