2025 Day 9 【Verilog进阶挑战-05 存储器 LV1】

完成项目:
今日完成: LV53 单端口RAM

(这题题目叙述不清楚,幸好提前看了讨论,了解两个题目未讲明的条件: (1)enb=1为wr,反之为rd、(2)rd_data于negedge clk时读出)
2025-02-07
在牛客打卡12天,今天学习:代码提交 2 次
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2025-11-28 16:00
已编辑
武汉理工大学 Java
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