`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// wire [15:0]d0; assign validout = (sel == 2'd0) ? 0 : 1; assign d0 = (validout == 0) ? d : d0; assign out = (validout == 0) ? 0 : (sel ==...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt; reg [7:0] d_0; always @(posedge clk or negedge rst) begin if (!rst) begin cnt <= 0; end else cnt <=...

`timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); wire [3:0] a,b,c,d; assign a = in[3:0]; assign b = in[7:4]; assign c = in[11:8]; assign d = in[15:12]; assign out = {d,c,b,a}; endmodule