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山东科技大学
2013
FPGA工程师
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题解
VL18
实现3-8译码器①
2022-11-07
答案正确
< 1ms
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Verilog
VL17
用3-8译码器实现全减器
2022-11-07
答案正确
< 1ms
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Verilog
VL16
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
2022-11-07
答案正确
< 1ms
0K
Verilog
VL15
优先编码器Ⅰ
2022-11-04
答案正确
< 1ms
0K
Verilog
VL14
用优先编码器①实现键盘编码电路
2022-11-04
答案正确
< 1ms
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Verilog
VL13
优先编码器电路①
2022-11-04
答案正确
< 1ms
0K
Verilog
VL13
优先编码器电路①
2022-11-04
答案正确
< 1ms
0K
Verilog
VL12
4bit超前进位加法器电路
2022-11-04
答案正确
< 1ms
0K
Verilog
VL11
4位数值比较器电路
2022-11-02
答案正确
< 1ms
0K
Verilog
VL10
使用函数实现数据大小端转换
2022-11-02
答案正确
< 1ms
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Verilog
VL9
使用子模块实现三输入数的大小比较
2022-10-31
答案正确
< 1ms
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Verilog
VL8
使用generate…for语句简化代码
2022-10-31
答案正确
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Verilog
VL7
求两个数的差值
2022-10-31
答案正确
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Verilog
VL6
多功能数据处理器
2022-10-31
答案正确
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Verilog
VL5
位拆分与运算
2022-10-31
答案正确
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Verilog
VL4
移位运算与乘法
2022-10-31
答案正确
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Verilog
VL3
奇偶校验
2022-10-28
答案正确
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Verilog
VL3
奇偶校验
2022-10-28
答案正确
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Verilog
VL2
异步复位的串联T触发器
2022-10-28
答案正确
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Verilog
VL1
四选一多路器
2022-10-28
答案正确
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Verilog
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