牛客393727863号 - 个人主页刷题动态

VL24	边沿检测	2024-04-24	答案正确	< 1ms	0K	Verilog	题解
VL23	ROM的简单实现	2024-04-24	答案正确	< 1ms	0K	Verilog	题解
VL22	根据状态转移图实现时序电路	2024-04-24	答案正确	< 1ms	0K	Verilog	题解
VL21	根据状态转移表实现时序电路	2024-04-24	答案正确	< 1ms	0K	Verilog	题解
VL20	数据选择器实现逻辑电路	2024-04-23	答案正确	< 1ms	0K	Verilog	题解
VL19	使用3-8译码器①实现逻辑函数	2024-04-23	答案正确	< 1ms	0K	Verilog	题解
VL18	实现3-8译码器①	2024-04-23	答案正确	< 1ms	0K	Verilog	题解
VL17	用3-8译码器实现全减器	2024-04-23	答案正确	< 1ms	0K	Verilog	题解
VL16	使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器	2024-04-23	答案正确	< 1ms	0K	Verilog	题解
VL15	优先编码器Ⅰ	2024-04-22	答案正确	< 1ms	0K	Verilog	题解
VL14	用优先编码器①实现键盘编码电路	2024-04-22	答案正确	< 1ms	0K	Verilog	题解
VL13	优先编码器电路①	2024-04-22	答案正确	< 1ms	0K	Verilog	题解
VL12	4bit超前进位加法器电路	2024-04-22	答案正确	< 1ms	0K	Verilog	题解
VL12	4bit超前进位加法器电路	2024-04-22	答案正确	< 1ms	0K	Verilog	题解
VL12	4bit超前进位加法器电路	2024-04-22	答案正确	< 1ms	0K	Verilog	题解
VL11	4位数值比较器电路	2024-04-19	答案正确	< 1ms	0K	Verilog	题解
VL10	使用函数实现数据大小端转换	2024-04-16	答案正确	< 1ms	0K	Verilog	题解
VL9	使用子模块实现三输入数的大小比较	2024-04-16	答案正确	< 1ms	0K	Verilog	题解
VL8	使用generate…for语句简化代码	2024-04-16	答案正确	< 1ms	0K	Verilog	题解
VL8	使用generate…for语句简化代码	2024-04-16	答案正确	< 1ms	0K	Verilog	题解

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