````timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //first way:Mooro localparam IDLE=0, S1=1, S10=2, S101=3, S1011=4; reg [2:0] state, n_state; always@(posedge clk or negedge rst) ...

````timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// localparam IDLE=0, S1=1, S10=2, S101=3, S1011=4, S10111=5; reg [2:0] state, n_state; always@(posedge clk or negedge rst ) if(!...

````timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0]cnt; reg [5:0]data_bb; always@(posedge clk or negedge rst_n) if(!...

timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0]val; always@(posedge clk or negedge rst_n) if(!rst_n) val <= 4'b0; else if(data_valid) val <= {val[2:0], data}; else val <= 4'b0...

````timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); //first way reg [9:0] state; always@(posedge clk or negedge rst_n)begin if(!rst_n) state <= 9'b0; else state <= {state[7:0], a}; end always@(posedge clk o...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [3:0]state, next_state reg match_pre; localparam IDLE=8, S0=0, S01=1, S011=2, S0111=3, S01110=4, S011100=5, S0111000=6, S01110001=7; always@(posedge clk or negedge rst_n)begin if(!rst_n) state &l...