`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rcl...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); /*reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt <= 0; end else begin cnt <= (cnt == 3'd5)? 0: cnt + 1'b1; end end always @(posedge clk or negedge...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin cnt <= 0; end else begin cnt <= (cnt == 3'd5)? 0: cnt + 1'b1; end end always @(posedge clk or negedge r...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_Q0; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin data_Q0 <= 0; end else begin data_Q0 <= data_in; end end /*always @(posedge clk or negedge rst_n) be...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg data_en_reg0; always @(posedge clk_a or negedge arstn) begin if(!arstn) begin data_en_re...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //格雷码是一种相邻数据只有1bit变化的码制 //计数器两个周期+1 ————即需要一个二分频 //1、格雷码转二进制 2、加法器 3、二进制转格雷码 //两个周期 reg clk_2; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin clk_2 <= 0; ...

`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// parameter S0 = 3'd0; parameter S0_5 = 3'd1; parameter S1 = 3'd2; parameter S1_5 = 3...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// parameter S0 = 3'd0; parameter S0_5 = 3'd1; parameter S1 = 3'd2; parameter S1_5 = 3'd3; parameter ...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// parameter S0 = 3'd0; parameter S0_5 = 3'd1; parameter S1 = 3'd2; parameter S1_5 = 3'd3; parameter ...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 3'b000; parameter S1 = 3'b001; parameter S2 = 3'b010; parameter S3 = 3'b011; parameter S4 = 3'b100; reg [2:0] c_state; reg [2:0] n_state; al...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; parameter S3 = 2'b11; reg [1:0] c_state; reg [1:0] n_state; always@(posedge clk or negedg...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt; always @(posedge clk_in or negedge rst) begin if(!rst) begin cnt <= 0; end else begin cnt <= (...