题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL28 |
输入序列不连续的序列检测
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2024-06-01
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答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2024-05-31
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答案正确
| < 1ms | 0K | Verilog | |
VL46 |
同步FIFO
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2024-05-31
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
VL26 |
含有无关项的序列检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
234351 |
边沿检测
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
234350 |
ROM的简单实现
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
234316 |
根据状态转移图实现时序电路
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2024-05-30
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答案正确
| < 1ms | 0K | Verilog | |
234306 |
4bit超前进位加法器电路
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2024-05-29
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答案正确
| < 1ms | 0K | Verilog | |
234305 |
4位数值比较器电路
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2024-05-29
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答案正确
| < 1ms | 0K | Verilog | |
234349 |
使用函数实现数据大小端转换
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2024-05-27
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答案正确
| < 1ms | 0K | Verilog | |
234348 |
使用子模块实现三输入数的大小比较
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2024-05-27
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答案正确
| < 1ms | 0K | Verilog | |
234347 |
使用generate…for语句简化代码
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2024-05-27
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答案正确
| < 1ms | 0K | Verilog | |
234346 |
求两个数的差值
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2024-05-27
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答案正确
| < 1ms | 0K | Verilog |
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