`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] seq; // 数组位移 always @(posedge clk or negedge rst_n) begin if(~rst_n) begin seq <= 9'b0; end else begin seq <= {seq[6:0], a}; e...

`timescale 1ns/1ns /*一般采用 Moore 型状态机比较好；采用 Meanly 型状态机，其输出会比 Moore 型早一个周期； 因为 Meanly 型状态机的输出直接受输入影响；而 Moore 型状态机的输出只和状态相关*/ module sequence_detect( input clk, input rst_n, input a, output reg match ); localparam s0 = 8'b0000_0000, s1 = 8'b0000_0001, s2 = 8'b0000_0010, s3 = 8'...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_r; always @(posedge clk or negedge rst_n) begin if(~rst_n) a_r <= 1'b0; else a_r <= a; end always @(posedge clk, negedge rst_...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y // Y 是 wire 型变量，不受时钟信号的约束改变 ); //===========================================// // 逻辑表达式解法 //====================================...