`timescale 1ns/1ns /* 本题给出的状态转移图是典型的时序电路状态转移示例， 当被转移状态有多位数据时，需要分别分析每一位的状态转移函数。 根据时序电路的定义，电路的下一状态不仅与当前的输入信号有关，还与当前状态有关。 因此要分析状态Q1，Q0当前状态和当前输入对下一状态的影响。 图中Q1(n+1)在Q1当前状态和A都不变的情况下还发生了转变，因此其结果肯定还与Q0当前状态有关。 经过卡诺图分析得知，（特别注意：~(A^B)=(~A~B+AB)，这一步是化简状态函数的关键） Q1(n+1)=A^Q1(n)^Q0(n...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); wire rst_n; assign rst_n = rst; //========================================================================= // 这里，实现占空比 50%的奇数分频，可以在输入时钟的基础上，对其上升沿和下降沿分...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter DIV_E = 5'd8; //偶数周期 parameter DIV_O = 5'd9; //奇数周期 // ==================================================...

伙计们，秋招打算签订杭州的中电五十二所。待遇什么都不错，就是W有点少。（21W总包，不知道之后实际涨薪能有多少。）女朋友拿到一个杭州不错的；目前我手里最好的offer也确实是52所，这周四前给回复。杭州华子还有杭州知存不知道能不能等得到。欢迎大家评论区留言。 #你的秋招进行到哪一步了# #24届秋招同行攻略分享# #晒一晒我的offer#

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// wire rst_n; assign rst_n = rst; reg [3:0] data_reg; always @(posedge clk or negedge rst_n) begin if(~rst_n) data_reg <= 4'b0; els...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); wire rst_n = rst; //*************code***********// // 状态机比较好写 localparam s0 = 5'b00000, s1 = 5'b00001, s2 = 5'b00010, s3 = 5'b00100, s4 = 5'b01000, s5 = 5'b10000; reg...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out , output reg [15:0] data_out ); reg [1:0] cnt; always @(posedge clk or negedge rst_n) begin if(~rst_n) cnt <= 2'd...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out , output reg [127:0] data_reg // output reg [3:0] cnt ); //===========================================...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out , output reg [1:0] cnt ); //=====================================...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); //========================================================...

`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0] wave, output reg [4:0] cnt, output reg flag ); /* 这道题多亏了是有人在前面踩坑， 看了一个哥们儿的题解，才能知道生成的方波、锯齿波和三角波的周期分别是：20，21，40 就尼玛离谱 然后如何在ModelSim中看到不同形状的波形呢，就是右键wave信号，选择format->Anal...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] seq; always @(posedge clk or negedge rst_n) begin if(~rst_n) seq <= 4'b0; else seq <= data_valid? {seq[2:0], data} : seq; end ...