`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar cnt ; generate for(cnt = 0 ; cnt <8 ; cnt = cnt +1) begin : reverse_data assign data_out[cnt] = data_in[7-cnt] ; end endgenerat...

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c <= 9'd0; end else if(a > b)begin c <= a - b ; end else begin c <= b - a ; end end endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c <= 9'b0 ; end else begin case(select) 2'd0: begin c <= a ; ...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] data_lock ; always @(posedge clk or negedge rst) begin if(!rst) begin data_lock <= 16'b0 ; en...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg [1:0] mux_out_reg ; assign mux_out = mux_out_reg ; always @(*) begin case(sel) 2'd0: begin mux_out_reg = d3; end 2'd1: ...