题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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NP6 |
条件比较
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2022-07-21
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答案正确
| 11ms | 2948K | Python | |
NP6 |
条件比较
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2022-07-21
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答案正确
| 11ms | 2948K | Python | |
VL60 |
使用握手信号实现跨时钟域数据传输
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2022-07-20
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答案正确
| < 1ms | 0K | Verilog | |
VL60 |
使用握手信号实现跨时钟域数据传输
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2022-07-20
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答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
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2022-07-20
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答案正确
| < 1ms | 0K | Verilog | |
VL74 |
异步复位同步释放
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2022-07-20
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答案正确
| < 1ms | 0K | Verilog | |
VL46 |
同步FIFO
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2022-07-18
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答案正确
| < 1ms | 0K | Verilog | |
VL46 |
同步FIFO
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2022-07-18
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答案正确
| < 1ms | 0K | Verilog | |
VL53 |
单端口RAM
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL53 |
单端口RAM
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL31 |
数据累加输出
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL1 |
四选一多路器
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL29 |
信号发生器
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2022-07-16
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答案正确
| < 1ms | 0K | Verilog | |
VL10 |
使用函数实现数据大小端转换
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2022-07-15
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2022-07-15
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答案正确
| < 1ms | 0K | Verilog |
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