`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg r_Y; //三段状态机 localparam P_s0=2'b00,P_s1=2'b01,P_s2=2'b10,P_s3=2'b11; reg [1:0]r_st_current,r_st_next; always@(posedge clk, negedg...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] x,y; sub_mod sub_mod_u0( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .d(x) ); sub_mod sub_mod_u1( .clk(clk), .rst_n(rst_n), .a(a), .b(c), .d(y) ...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i = 0; i < 8; i = i +1) begin : bit_ds assign data_out[i] = data_in[7 - i]; end endgenerate endmodule

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] ri_data; always@(posedge clk, negedge rst)begin if(!rst) ri_data <= 0; else if(sel == 0) ri_d...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0]r_cnt; reg [7:0]r_out; always@(posedge clk, negedge rst)begin if(!rst) r_cnt <= 0; else r_cnt <= r_cnt + ...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0]r_cnt; reg [7:0]r_out; always@(posedge clk, negedge rst)begin if(!rst) r_cnt <= 0; else if(r_cnt == 2'd3) r_c...