IC笔试面试经验分享之大疆(二)
4、IC 设计工程师
主要是前端设计(包括 FPGA)和前端验证:时序、FPGA 资源、异步处理、FIFO、综合、数字滤波、验证写代码 SystemVerilog、C 语言;
5、FPGA 方向
笔试题
涉及的方面较为广泛,主要有 SATAT、概念理解、进制换算、常用滤波算法实现、编写去除毛刺的程序、简答题等。
6、
1、FIFO 深度的计算
2、正则表达式
3、SV 的约束语法
4、五级流水指令
5、数字信号处理里面的采样频率和截止频率相关
6、滤波器的 verilog 代码
7、一个时钟可完成 8bit*8bit 或 17bit+17bit+17bit,问完成 16bit*16bit 至少需要几个时钟周期
7、芯片岗
笔试
1、 序列检测器 verilog 状态机
2、 进行一个运算单元的设计,实现 A[7:0]*1111_1011,请尽量用最少的资源实现
3、 C 语言编写整数转换为 ASCII 码
4、 异步复位信号同样需要和时钟满足 recovery time 和 removal time 才能有效进行复位操作和复位释放操作,防止输出亚稳态
5、 面积优化、速度优化方法
8、模拟/射频工程师岗:
主要是拉扎维模拟 cmos(华为)还有部分电源和 adc 的问题
模电(vivo)
射频微电子 拉扎维、微波工程
#23届找工作求助阵地##大疆##我的实习求职记录#
主要是前端设计(包括 FPGA)和前端验证:时序、FPGA 资源、异步处理、FIFO、综合、数字滤波、验证写代码 SystemVerilog、C 语言;
5、FPGA 方向
笔试题
涉及的方面较为广泛,主要有 SATAT、概念理解、进制换算、常用滤波算法实现、编写去除毛刺的程序、简答题等。
6、
1、FIFO 深度的计算
2、正则表达式
3、SV 的约束语法
4、五级流水指令
5、数字信号处理里面的采样频率和截止频率相关
6、滤波器的 verilog 代码
7、一个时钟可完成 8bit*8bit 或 17bit+17bit+17bit,问完成 16bit*16bit 至少需要几个时钟周期
7、芯片岗
笔试
1、 序列检测器 verilog 状态机
2、 进行一个运算单元的设计,实现 A[7:0]*1111_1011,请尽量用最少的资源实现
3、 C 语言编写整数转换为 ASCII 码
4、 异步复位信号同样需要和时钟满足 recovery time 和 removal time 才能有效进行复位操作和复位释放操作,防止输出亚稳态
5、 面积优化、速度优化方法
8、模拟/射频工程师岗:
主要是拉扎维模拟 cmos(华为)还有部分电源和 adc 的问题
模电(vivo)
射频微电子 拉扎维、微波工程
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6是什么岗呢😬
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