2023-08-09 11:51 门头沟学院 FPGA工程师
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诺瓦星云西安fpga一面
1.谈谈你的项目
2.针对项目问细节（某个模块的作用、有没有遇到难题怎么解决、整个项目都有哪些时钟域）
3.跨时钟域传输数据的方法（多bit传输除了使用异步fifo还有什么方法）
4.谈谈建立时间和保持时间（怎么消除亚稳态）
5.FPGA的内部资源使用情况，有没有考虑过优化设计减少资源占用率
6.fpga引脚约束有没有做（这个难道不就是引脚连接吗，还能不做的？大神们解答一下）
2.针对项目问细节（某个模块的作用、有没有遇到难题怎么解决、整个项目都有哪些时钟域）
3.跨时钟域传输数据的方法（多bit传输除了使用异步fifo还有什么方法）
4.谈谈建立时间和保持时间（怎么消除亚稳态）
5.FPGA的内部资源使用情况，有没有考虑过优化设计减少资源占用率
6.fpga引脚约束有没有做（这个难道不就是引脚连接吗，还能不做的？大神们解答一下）
全部评论
幸运的卷王在提需求
河南大学 FPGA工程师
楼主，面试结果出了吗？诺瓦一共几面呢，转专业自学的不是很有信心，还是处女面，学的也不太好😣
_给个offer吧_
门头沟学院 集成电路IC设计
引脚约束难道是SDC？
牛客564872199号
北京邮电大学 IC验证工程师
多长时间
牛客406064494号
中国第一拖拖拉机集团有限公司拖拉机学院 集成电路IC设计
感谢🙏
Alyosha_Y
浙江大学 数字IC前端设计
老哥北京site吗？有手撕吗
又在摸鱼的猕猴桃很完美
门头沟学院 FPGA工程师
感谢老哥。
幸与不幸都有尽头
门头沟学院 FPGA工程师
感觉每个人问的都差不多啊
，引脚约束是指input和output delay？
，引脚约束是指input和output delay？ lzq-uestc
电子科技大学 集成电路IC设计
感觉还行，问得不算深
养花的铁锤
电子科技大学 数字IC前端设计
可以康康我司呀
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查看15道真题和解析 点赞 评论 收藏
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程序员牛肉：死局。学历+无实习+项目比较简单一点。基本就代表失业了。
尤其是项目，功能点实在是太假了。而且提问点也很少。第一个项目中的使用jwt和threadlocal也可以作为亮点写出来嘛？第二个项目中的“后端使用restful风格”，“前端采用vue.JS”，“使用redis”也可以作为亮点嘛？
项目实在是太简单了，基本就是1+1=2的水平。而你目标投递的肯定也是小厂，可小厂哪里有什么培养制度，由于成本的问题，人家更希望你来能直接干活，所以你投小厂也很难投。基本就是死局，也不一定非要走后端这条路。可以再学一学后端之后走测试或者前端。
除此之外，不要相信任何付费改简历的。你这份简历没有改的必要了，先沉淀沉淀 点赞 评论 收藏
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