没有漏填，一直让我完善怎么回事

1.谈谈你的项目2.针对项目问细节（某个模块的作用、有没有遇到难题怎么解决、整个项目都有哪些时钟域）3.跨时钟域传输数据的方法（多bit传输除了使用异步fifo还有什么方法）4.谈谈建立时间和保持时间（怎么消除亚稳态）5.FPGA的内部资源使用情况，有没有考虑过优化设计减少资源占用率6.fpga引脚约束有没有做（这个难道不就是引脚连接吗，还能不做的？大神们解答一下）