一、因为投币信号只保持半个周期，所以需要一个reg储存，以保证持续一个完整周期；当然，如果不搞这个reg，那么在投币时，next状态保持也行；然后会出现一个问题，如果连续投币呢？二、testbench里面用的是@时钟沿写法，这样上升沿是能捕捉到当前变化的投币信号的，不会出现投币信号上升沿出现半个周期，reg在下个上升沿不到的情况；否则还得写negedge捕捉了； `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wir...