联发科2023 暑期实习面经三连！

第一位选手：橘子芬达

投递岗位：北京DFT

个人情况：渣硕，无实习，实验室课题是关于通信FPGA，本科双非，硕士211

面试经过：投递时间：3.17，笔试：3.31，一面：4.15，二面：4.20

因为北京联发科这次面试前端是一起招的，所以一面都是问verilog设计类的问题，比较基础，会问到你的意向。二面会跟面的部门有关。

一面技术面：

1、自我介绍，介绍项目，用的什么型号的芯片，时钟频率为什么写的精确到小数点这是怎么算的，项目是怎么验证的，有没有做UVM验证覆盖率之类？

2、那你UVM是自学的嘛，说说uvm平台有什么组件？

3、跨时钟域的方法？

4、ic的设计流程

5、了解意向

二面主管面：

看的出来是一个很有经验的技术大佬，问的很详细，会从你的回答中延伸出很多问题，会认真得听你的回答，并给予回应，总体面试体验比较好，不好是因为我菜。

1、实习是做了什么工作（这是一个与IC无关的实习），有什么见解，你们这个可以用在未来的什么方面，举例说明，要说的具体？

2、说说你的项目的背景，你主要做了什么，实现的重点是什么？

3、项目里，说说什么是QPSK，为什么不直接传0、1bit而选用QPSK信号，还有什么调制格式，为什么不选用其他的调制格式

4、如果项目的实现中，有一个方法，三周就能实现，另一个需要三个月，那你会选择哪种？

5、你的设计里，资源量是什么考虑的？那你平衡资源量的时候是使这里边某一个的资源量最少吗？（我说要综合考虑，我在设计的时候会考虑如果一种资源量消耗比较少的话，之后的设计中会在多用一些这个资源）。面试官对我表示怀疑，他说你设计的时候要考虑这么多吗，设计起来这么麻烦，而且他好像觉得我是为了说提前准备的东西而说，而不是为了回答他的问题？（这里我举了我实现exp为什么不同cordic IP核，而是用查找表。）

6、你的项目里timing是怎么优化的（我答了multicycle），你这个是hold的优化还是setup的优化？那你这个是放宽时序，有没有做过改变设计来优化时序（我答了插入寄存器），那你觉得插入寄存器这种方法有什么缺点吗？你做的都是setup的优化，有没有做过hold的检查？

7、对DFT有什么了解？

8、那你认为DFT的方法有哪些？

9、那你觉得扫描链和自测试电路有什么区别？

10、知道JTAG的方法吗？

11、那你知道JTAG和前两种方法的差别吗？

12、做过数据处理吗，big data之类？

13、脚本语言会吗？

14、模拟类的设计懂吗？（懂三极管、二极管、MOS管这些基本的器件，但是没有自己搭过电路），那你说说怎么用mos管搭一个非门

15、对部门里的DV了解嘛，想不想做DV

16、为什么想做DFT，以后秋招你会想在北京继续做DFT吗？

第二位选手：黄东东

个人情况：

电子信息工程，但是比较水。本科211，硕士985。

岗位：成都数字IC设计验证实习生

面试经过：

投递时间：3月份笔试：3.31 一面：4.13，二面：4.20

笔试：（3.31）

笔试题全是简答题，范围很广，有智力题，电路题，编程题（verilog、C等）（公众号有往期的试题分享）

一面技术面：（4.13）

1、面试官很随和，不会让人有压力感，氛围很轻松。

2、面试官主要是根据简历来提问，一个视频滤波项目。

3、叫我在电脑上画项目的系统框图，一边画系统框图，一边介绍模块功能，在系统中是怎么工作的。

4、问项目的细节问题，比如这个信号是怎么连通到另一个模块的？

5、怎么解决跨时钟的问题的？

6、大概问了二三十分钟，后面主要就是问一些例行的问题和聊天了。

7、为什么想要来联发科？你有没有什么亲戚，学长学姐之类的在联发科工作？

8、你能实习多长时间？

9、你还有什么问题想问我的吗？

一面大概50分钟左右，氛围还是很不错的。中间他也有问到我不知道的东西，我直言我忘记了，他就换了别的来问。比较尴尬的地方是，他问的问题很多会夹杂一些专业的英语单词，有些我不清楚单词的意思，他换成汉语表达我才听明白。后面如果要准备的话，多看看英语也许会更好。

二面主管面（4.20）