数字芯片设计

1.5入池，今天终于泡出来了！！！！   #华为#  #海思#  #数字芯片设计#

华子现在可以解锁然后二次机考了！！！各位！！各位！！！各位！！各位哥哥姐姐！！！欢迎来踢一脚我！！#华为秋招# #逻辑岗位# #数字芯片岗位# #数字芯片设计# #逻辑岗# #华为#

这是我入职前学习阶段做的一个模块项目（当时也是零基础学习，本身比较菜，大佬轻喷），发出来希望可以给准备入行的人做一个参考 UART验证流程 1、理解DUT（uart协议、uart的spec） 2、确定验证策略、制定验证计划和方法 3、提取验证点 4、绘制验证框图 5、搭建验证环境 6、执行验证，写测试用例，持续regression 7、收集检查覆盖率，并完善testplan和增加testcase ...

背景：本硕985，两段流片经历，两段实习，集创赛国三。 未注明岗位则均为数字IC设计，未注明base则均为上海，一点动静都没有的就不统计了。 总结一下，拿到意向书的有：阿里平头哥、zeku、TP-LINK、禾赛、蔚来、兆易创新。 走完所有流程等结果的有：百度、海思、燧原、寒武纪、中兴、AMD。 确定寄了的有：字节、联发科。 0930最后一次更新，润了~ 阿里巴巴·平头哥：通用计算–SoC架构性能部门暑期实习，0929转正意向书。 字节跳动：拒了北京暑期实习offer，提前批简历挂，正式批简历挂。 海思：图灵笛卡尔开发部，上合FS提...

🤔面试感受面试体验感极差，先是笔试（3h）、然后是逻辑面、然后是技术面、然后是hr面花费了非常多的时间。期间技术面和hr面还推迟了好几回，还有半个小时就要面试了然后说不好意思还在开会还需要推迟。全面几轮都通过了且评价蛮高，最后又说跟陈总面聊，问了个什么问题呢：“你在你们学校好好学习，保研清华北大也是个很好的出路，你为什么没有这么规划，选择了考研，还考研失败了呢”给我整无语了。最后挂在了最后一场这个陈总面。且面完就没回信了，问了才说的没通过。沉没成本很高，前期漫长的折磨一点都不值得。💢工作强度hr面说，公司强制加班，且不给加班费。💰薪资待遇传说薪资待遇很高，但其实一般，给我开的总包还不如其他比它大的公司开的多。🫶️团队氛围大家可以上网上搜一搜这家公司的评价，差得很一致。总之只要手头有offer，就没有必要来面这家公司。 #数字芯片设计#

offer在哪里？ 已经三月份啦！！！ 各个厂子的春招都开始啦 还不知道如何网申？ 还不知道怎么斩获offer? 别人家的孩子已经拿了好几个offer了？ 我的牛油也要有好offer！！ 牛客特别邀请了去年秋招中的offer收割机分享校招经验，这里有详尽的笔试资料，精准的考点回顾，丰富的面试经验。 快来搬好小板凳记笔记啦！🧐 01 01 靠谱大佬带飞 各大厂offer收割机，...

昨天收获零。聊的学生要么都投递了，要么说再看看。今天要把昨天的指标给加上。PS：可能没有加tag，看不到。#FPGA##秋招##华为##华为秋招##逻辑岗##数字芯片设计#

中国芯片的落后程度，大家可能对此都不是很了解，我国半导体的研究从1965年就已经开始起步了。上海的第一块集成电路就是在1965年，由上海的冶金研究所和上海的元件五厂合作制造的，可惜在此之后就没有跟上发展了，导致日本和韩国，都超越了我们。我国70%的集成电路是靠进口，甚至是80%，一点也不夸大，其中关键的核心部分都不是中国制造的，我们做的只不过是把国外的芯片组件进行了组合和装配，集成电路的研究和制造水平综合反映了国家的科技和经济实力，如果没有完全掌握这种技术，说明我们还没掌握信息产业的核心科技，之前国内都有“做不如买”的风气，在集成电路研发的路上，是比较浮躁的，有兴趣的朋友可以查阅下中兴所承受的后果，和他的无奈，你就会发现，不掌握核心的技术，永远都是受制于人的，这件事情对于个人也是这样，你的竞争力在哪里，不是你的头衔，而是你能做什么，你是否有价值！ #数字芯片设计#

💼 公司岗位华为深圳  数字芯片⏳ 投递进度条5月25进池 #华为海思# #海思实习# #深圳海思# #数字芯片设计# 大家有没有拿到offer的😵

芯片种类越多、功能越强大，就越让人忍不住好奇：一颗芯片究竟是如何“披荆斩棘、打磨棱角”来到我们面前的？ 芯片设计、芯片制造（晶圆加工）、芯片封装、芯片测试，这四大环节是一颗芯片从无到有的必经之路。（一般情况下，芯片封装和测试合称为“芯片封测”。） 但芯片产业链中并不是只有这四个环节就万事大吉了，还要有四个非常重要的支撑环节：EDA工具、IP支持、生产设备、生产原材料，这四个也是IC行业中必不可少的关键部分。 芯片设计环节 IC Design     就像筑造一座城堡一样，在正式动工之前，设计师要先进行非常详尽、精确的设计。 芯片设计的第一步就是在明...

可以内推💼公司岗位：数字IC设计/验证、数字IC后端、嵌入式软件、数字芯片仿真模型验证、测试欢迎大家扫码，可内推哟！更快到达HR面前！内推链接🔗https://neitui.italent.cn/centec/sharejobs?shareId=4ed7d510-3409-4e5f-a45f-90e4ccf4a147&language=zh_CN     #数字芯片设计#  #IC#  #电子信息硕士该如何做秋招的准备#

下面的电路中，flip-flop 2 的 hold time margin 是多少 ns？ （hold time margin，margin是裕量，整个是保持时间裕量） 答案：0.2 解析： （1）A输入端口经过与门到达 flop2 的路径不需要分析（已经设置了fasle path伪路径，不进行时序分析）； （2）B输入口输入延时 input delay 为 5 ns，如下图所示，B 输入有效跳变发生在时钟 CLK 有效沿 5 ns 后； （3）CLK 输入端口到达 flop1 的 CK 时钟口有路径延时 0.3 ns，如下图所示； （4）CL...

收到的offer有联发科北京、展锐北京、海康成都、中兴、芯海、思科、华为、赛昉等，主要投递的都是成都和北京两所城市，今年可以说拿到的都在20K以上，年薪超过40w的有三家，几乎全部30W以上。确实运气好，碰到了好时候啊。 海思 7.21 在线笔试，笔试主要涵盖了数字电路设计和验证两方面的知识。 7.30 一面及二面，海思的一面和二面是连在一起的。一面1小时10分钟左右，我没被问到简历相关问题，但是撕代码了，结束10分钟立刻发通过通知，并要求等待二面。等了差不多有一个小时开始二面，二面也有1个小时左右，简历上的所有项目都被问到了，还有撕代码，第一个题写的太快5分钟就写完了，所以...

之前就计划做一个技术知识分享系列，奈何一直没有机会。最近在教女朋友学习数字芯片设计和验证，准备将整个学习过程的知识点总结下来，希望对想要入门的同学有所帮助！这是第一节，学习计划。 01 Verilog学习 学习计划 1.《Verilog数字系统设计教程-夏宇闻》3-6章快速学习一下； 2.  掌握简单的数字设计实现（全加器、计数器、算数，逻辑，移位操作、上升沿触发器、异步置位、带复位触发器、同步置位、复位的触发器等），学会用Modelsim仿真； 3. 这部分学习主要靠看书和实验，需要在Modelsim中完成《Veri...

第一位选手：橘子芬达投递岗位：北京DFT个人情况：渣硕，无实习，实验室课题是关于通信FPGA，本科双非，硕士211面试经过：投递时间：3.17，笔试：3.31，一面：4.15，二面：4.20因为北京联发科这次面试前端是一起招的，所以一面都是问verilog设计类的问题，比较基础，会问到你的意向。二面会跟面的部门有关。一面技术面：1、自我介绍，介绍项目，用的什么型号的芯片，时钟频率为什么写的精确到小数点这是怎么算的，项目是怎么验证的，有没有做UVM验证覆盖率之类？2、那你UVM是自学的嘛，说说uvm平台有什么组件？3、跨时钟域的方法？4、ic的设计流程5、了解意向二面主管面：看的出来是一个很有经...