数字IC后端工程师

#秋招#各位老哥好，就是我本身非科班，然后报了一个班学习，做了两个项目，然后面试官问我你这两个项目相对于其他别人的项目的优势在哪？你的物理实现 实现了什么指标 用了什么方法？我没回答上来，所以请教各位老哥这个应该怎么回答啊？感谢指点！#简历中的项目经历要怎么写##数字IC设计##简历中的项目经历要怎么写##数字IC设计工程师##数字IC后端工程师#

#牛客帮帮团来啦！有问必答#目前研二，是科班生，觉得前端太卷，不太喜欢写代码，想入行IC后端，实习投完就没后续了，实习怎么那么难找啊，有大佬捞捞吗？地点全国可，真想学东西，行业前辈能给一些建议吗，真心听劝。 #数字IC后端工程师#  #实习，投递多份简历没人回复怎么办# #实习工作，你找得还顺利吗？# #实习，投递多份简历没人回复怎么办# #芯片#

“模拟版图与数字版图的区别是什么？”实不相瞒，这是国内某存储大厂的一道面试题目。诸君不妨先思考一下这个问题的答案。数字版图&模拟版图首先，它们都属于IC版图，需要把抽象的电路设计理念转化为实际工艺设计图纸。且都是IC设计环节的最后关键步骤，最后的成果就是将GDSII数据文件提交给晶圆厂商。二者的不同之处在于：数字版图是针对数字电路设计的。追求最小的线宽、功耗、传输延迟等，基本采用EDA工具进行自动布局布线，效率更高。模拟版图针对的是模拟电路设计，更加关注性能以及工艺、设计、版图、模型、封装等多方面的协调，需要手工布局布线，相对更耗时。而如今的芯片大多数都同时具有数字和模拟，也就是数模混...

·  请阐述PT Timing ECO脚本是如何做到设计中去的？是否需要多次迭代过程？·  请列举你所知道的setup violation修复的方法·  请列举你所知道的hold violation修复的方法·  PT跑完发现setup存在100ps violation，但PR跑完却没有timing violation，请分析原因，并提出优化方法·  PT Timing signoff发现存在max transition violation点，而且它的driver已经是最大强度驱动了，请问应该如何修复这类transition violation？·  用DMSA Flow修timing后发现还...

·  长时钟树Clock Tree用的是Clock Inverter还是Clock Buffer? 为什么不用普通Inverter或普通buffer来做tree(同样都会解DRV)？·  什么是DRV(Design Rule Violation) ? 它包含哪些内容？·  什么是Common Clock Path? 什么是un-Common Clock Path?·  Common clock tree path上的crosstalk对setup和hold time的影响如何？·  什么是Launch Clock Path? 什么是Capture Clock Path?·  如何Trace设计...

·  Redhawk IR Drop分析的数据输入都有哪些？·  IR Drop分析主要检查哪几类检查？·  IR Drop Signoff的标准是什么？静态IR Drop和动态IR Drop的标准分别是多少？·  IR Drop的gridCheck主要检查什么内容？·  IR Drop的Minimum Resistance Path Tracing的目的是什么？它能检查出什么方面的问题？·  IR Drop的checklist有哪些？·  静态Static IR Drop和Dynamic IR Drop常见修复手段有哪些？·  当我们发现IR Drop有问题时，你是如何去debug的？请详细...

·  TO_MEM的timing path存在200ps hold violation，请问应该如何调整修复？·  修hold time violation一般是要用大buffer还是小buffer?·  修hold time violation能否使用delay cell？使用delay cell的优缺点分别是什么？·  Route是什么样的一个过程？它的主要目标或任务是什么？·  你这个数字IC后端项目A7实际可用于绕线的layer有哪些层？·  工具在绕线时需要根据哪些constraint来实现？（提示：从timing和physical两个角度）·  Routing包含哪些子步骤？·  ...

找个地方存一下·  你这个Cortexa7core模块的形状，大小，io port位置以及出pin layer是如何确定的？·  IO port端口处出现min area drc，应该如何规避和修复？·  常见Physical Only Cell有哪些？它们的作用分别是什么？·  Decap Cell的作用有哪些？设计中是不是越多越好？为什么？·  你这个数字IC后端项目的Tap Cell间距如何确定？依据是什么？·  如何检查Tap Cell的摆放是否充足或是否有DRC?·  什么是Power Switch Cell? 为什么要加这类cell? 好处和坏处分别是什么？·  Power Swi...

·  什么是Aggressor net和Victim net?·  ChipFinish主要完成什么任务？·  你这个TSMC 28nm后端项目没有Filler1，请问你是如何规避标准单元摆放后出现Filler1大小的缝隙？·  PR结束写出给PT用的netlist和Calibre用的netlist有何区别？·  请列举若你参与的数字IC后端项目中遇到的DRC类型以及DRC修复方法·  寄生参数提取这步的目的是什么？产生的spef文件主要包含哪些内容？·  寄生参数抽取后需要检查哪些checklist?·  为什么要做静态时序分析？·  PrimeTime(PT)时序检查的输入文件有哪些？· ...

·  请列举placement阶段可能会施加的所有时序约束和物理约束？·  Placement做完后需要做哪些检查？·  为何Timing report中DRC那一项report中Net的数量远小于terms的数量？·  一个设计placement后Overflow是0.06%H & 1.71%V，请分析当前的Congestion可能原因？·  一个设计placement后Overflow是0.06%H & 1.71%V，请问当前这个设计实现时选哪种形状会比较好？·  Placement的一个目标是实现net length最短，为什么会有这个target呢？·  为什么有时候p...

·  如果需要对某段clock net做clock shielding，请问应该如何做？双边和三维的clock shieding应该如何做？·  这个数字IC后端项目时钟树综合你是使用哪个view来做的？·  clock tree上如果有一部分cell是使用的普通buffer或inverter，会有什么影响？·  postCTS阶段是否需要做Hold Time的fixing?·  postCTS阶段修hold选择的hold buffer或inverter有何讲究？·  postCTS阶段检查发现hold violation存在250ps，请问可能原因是什么？·  postCTS阶段检查发现ho...

·  顶层和子模块的接口时序应该如何做？Timing budget应该如何做？·  什么是时钟树综合？为什么要做时钟树综合？·  衡量时钟树质量的指标有哪些？·  什么是Clock Skew? 什么是Postive Clock Skew和Negative Clock Skew?·  Clock Skew是如何影响Timing的？·  什么是Clock Network Latency? 什么是Source Clock Latency?·  常见的clock tree sink type有哪些？·  如何做短某些Sink点的clock tree?·  时钟树默认的终点stop pin有哪些？·  ...

找个地方存一下·  数字IC后端实现设计导入import design需要哪些文件？·  Tech Lef （tech file）和标准单元Lef的作用分别是什么？为何数字IC后端PR实现不直接用标准单元的GDS呢？·  PR阶段工具是如何来计算cell delay和net delay的？·  时序约束文件SDC主要包含哪些内容？·  什么是MMMC? 它的组成部分是什么？·  你这个IC后端训练营项目写的signoff频率是1.0G，请问是在哪个corner下signoff的？为何选取的是这几个corner？请指出这个corner对应的的PVT和RC。·  设计导入完成后需要做哪些检查？· ...

·  时钟树综合包含哪些子步骤？·  如何从时钟树log文件获取clock tree latency和clock skew?·  时钟树怎样检测是否做平？标准是什么？没平怎么修，具体什么步骤？哪些设置可以加，让时钟树合理？·  如何debug时钟树跑不出来的问题？（提示：一般是卡在balance阶段）·  从哪里可以快速看到时钟树的级数？级数越长意味着什么？·  clock tree结构报告中的no_sdc_clock的含义是什么？如果出现这个no_sdc_clock，我们应该如何确保长clock tree没有漏长tree的情况？·  时钟树综合clock tree synthesis后我们需...

·  Powerplan的目的或作用是什么？·  Powerplan后发现有min step的drc violation，应该如何修复？·  Powerplan后pg short对后续流程有何影响？·  PowerPlan的PG density是不是越高越好？为什么？·  什么是Placement？它的目的和作用是什么？为什么不人工做placement?·  Placement包含哪些子步骤？·  什么是OCV? PR阶段如何考虑这部分影响？·  Place阶段为何要设置timing derate? set_timing_derate中的early，late，data，clock等选项的含义是...

找个地方存一下·  设计导入阶段常见的错误有哪些？·  设计导入后检查发现存在High Fanout Net，需要处理吗？·  数字IC后端工程师拿到综合后的netlist和sdc，我们应该从哪些方面检查它们的质量？·  检查sdc时使用check_timing的目的是什么？它主要做哪些方面的检查？·  Macro摆放的原则是什么？请以你这个IC后端训练营项目为例来阐述。·  Macro之间的channel如何预留的？为什么要留这种channel?需要留多少um? 请结合项目来阐述。·  Macro为何还要加Halo或hard blockage? placement blockage和rout...