`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output wire [7:0]d );      //wire类型变量     wire [7:0]data_temp1;     wire [7...

需要自己写测试用例挺不方便的，而且输出波形要和给出的波形完全一致，有点限制testbench代码书写的灵活性。 `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********//     wire [1:0]a,b;     assign a=sel[1]?d0:d2;     assign b=sel[1]?d1:d3;   ...